IS43DR16128-3DBL ISSI, Integrated Silicon Solution Inc, IS43DR16128-3DBL Datasheet

Page 1

... IS43/46DR16128  2Gb (x16) DDR2 SDRAM FEATURES   Clock frequency up to 400MHz   8 internal banks for concurrent operation   4‐bit prefetch architecture   Programmable CAS Latency: 3, 4, 5, 6 and 7   Programmable Additive Latency: 0, 1, 2, 3, 4, 5  ...

Page 2

... IS43/46DR16128  DDR2 SDRAM (64Mx16) BGA Ball‐out (Top‐View) (10.5mm x 13.5mm Body, 0.8mm pitch)  Symbol Description CK, CK# Input clocks CKE Clock enable CS# Chip Select RAS#,CAS#,WE# Command control inputs A[13:0] Address BA[2:0] Bank Address DQ[15:0] I/O UDQS,  ...

Page 3

... The DDR2 SDRAM is now ready for normal operation.    Note:  ...

Page 4

... DDR2 Mode Register (MR) Setting   The  mode  register  stores  the  data  for  controlling  the  various  operating  modes  of  DDR2  SDRAM.  It  controls  CAS#  latency,  burst  ...

Page 5

... written after power‐up for proper operation. Extended mode register 1 is written by asserting LOW on CS#, RAS#, CAS#, WE#, BA1,  and BA2, and HIGH on BA0, and controlling pins A0 – A13. The DDR2 SDRAM should be in all bank precharge with CKE already HIGH  ...

Page 6

... Therefore, the extended mode register must be programmed during initialization for proper operation. The extended mode register  2 is written by asserting LOW on CS, RAS, CAS, WE, BA0, BA2, and HIGH on BA1, while controlling pins A0‐A13. The DDR2 SDRAM  ...

Page 7

IS43/46DR16128  Extended Mode Register 2 (EMR[2]) Diagram   Address Mode Field Register BA2 0 BA1 1 BA0 0 (1) 0 A13 (1) 0 A12 (1) 0 A11 (1) 0 A10 ( ( SRFt ( ( (1) 0 ...

Page 8

... Notes:  1. All DDR2 SDRAM commands are defined by states of CS#, RAS#, CAS#, WE# and CKE at the rising edge of the clock.  2. Bank addresses BA0, BA1, and BA2 (BA) determine which bank is to be operated upon. For (E)MRS BA selects an (Extended) Mode Register.  ...

Page 9

... CKE must be maintained HIGH while the DDRII SDRAM is in OCD calibration mode.  15. “X” means “Don’t Care (including floating around VREF)” in Self Refresh and Power Down. However ODT must be driven HIGH or LOW in Power Down if the ODT  ...

Page 10

... DESELECT  The  DESELECT  function  (CS#  HIGH)  prevents  new  commands  from  being  executed  by  the  DDR2  SDRAM.  The  DDR2  SDRAM  is  effectively deselected. Operations already in progress are not affected. DESELECT is also referred to as COMMAND INHIBIT.  ...

Page 11

... The  DDR2 SDRAM  supports the  ODT  on  and  off  functionality  in  Active,  Standby,  and Power  Down modes,  but  not  in  Self Refresh  ...

Page 12

IS43/46DR16128  ODT Timing for Active/Standby (Idle) Mode and Standard Active Power‐Down Mode  Notes:  1. Both ODT to Power Down Entry and Exit Latency timing parameter tANPD and tAXPD are met, therefore Non‐Power Down Mode timings have to be applied.  2. ODT turn‐on time, tAON(Min) is when the device leaves high impedance and ODT resistance begins to turn on. ODT turn on time max, tAON(Max) is when the  ODT resistance is fully on. Both are measured from tAOND.  3. ODT turn off time min, tAOF(Min), is when the device starts to turn off the ODT resistance. ODT turn off time max, tAOF(Max) is when the bus is in high  impedance. Both are measured from tAOFD.   ODT Timing for Precharge Power‐Down Mode  Note: Both ODT to Power Down Endtry and Exit Latencies tANPD and tAXPD are not met, therefore Power‐Down Mode timings have to be applied.   Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00B, 3/28/2011 12 ...

Page 13

... Storage Temperature is the case surface temperature on the center/top side of the DRAM.  3. VDD and VDDQ must be within 300mV of each other at all times; and VREF must be not greater than 0.6 x VDDQ. When VDD and VDDQ and VDDL are less than  ...

Page 14

IS43/46DR16128  AC and DC Logic Input Levels  Single‐ended DC Input Logic Level  Symbol  Parameter  VIH(DC)   DC input logic HIGH  VIL(DC)   DC input logic LOW  Single‐ended AC Input logic level  Symbol   Parameter  VIH(AC)   AC input logic HIGH  VIL(AC)   AC input logic LOW   Note: Refer to Overshoot and Undershoot Specification for Vpeak value: maximum peak amplitude allowed for overshoot and undershoot.    AC Input Test Conditions  Symbol  VREF  Input reference voltage  VREF  Input signal maximum peak to peak swing  SLEW  Input signal minimum slew rate  Notes:  1. Input waveform timing is referenced to the input signal crossing through the VIH/IL(AC) level applied to the device under test.  2. The input signal minimum slew rate is to be maintained over the range from VREF to VIH(AC) min for rising edges and the range from VREF to VIL(AC) max for  falling edges as shown in the below figure.  3. AC timings are referenced with input waveforms switching from VIL(AC) to VIH(AC) on the positive transitions and VIH(AC) to VIL(AC) on the negative transitions.  AC Input Test Signal Waveform  V SWING(MAX) Falling Slew = ...

Page 15

IS43/46DR16128  Differential Signal Level Waveform Differential AC Output Parameters  Symbol  Parameter  VOX(AC)   AC differential crosspoint voltage  Note: The typical value of VOX(AC) is expected to be about 0.5 x VDDQ of the transmitting device and VOX(AC) is expected to track variations in VDDQ. VOX(AC)  indicates the voltage at which differential output signals must cross.    Overshoot and Undershoot Specification  AC Overshoot and Undershoot Specification for Address and Control Pins  Parameter  Maximum peak amplitude allowed for overshoot area  Maximum peak amplitude allowed for undershoot area  Maximum overshoot area above VDD Maximum undershoot area below VSS Note: Please refer to AC Overshoot and Undershoot Definition Diagram.  AC Overshoot and Undershoot Specification for Clock, Data, Strobe and Mask Pins  Parameter  Maximum peak amplitude allowed for overshoot area  Maximum peak amplitude allowed for undershoot area  Maximum overshoot area above VDDQ*  Maximum undershoot area below VSSQ*  Note: Please refer to AC Overshoot and Undershoot Definition Diagram.  AC Overshoot and Undershoot Definition Diagram  Volts ( ...

Page 16

... DRAM output slew rate specification applies to 667 MT/s speed bins.  8. Timing skew due to DRAM output slew rate mis‐match between DQS / DQS# and associated DQ’s is included in tDQSQ and tQHS specification.    Output Capacitance  ...

Page 17

IS43/46DR16128  ODT DC Electrical Characteristics  Parameter/Condition  Rtt effective impedance value for EMRS(A6=0, A2=1); 75 ohm  Rtt effective impedance value for EMRS(A6=1, A2=0); 150 ohm  Rtt effective impedance value for EMRS(A6=A2=1); 50 ohm  Deviation of VM with respect to VDDQ/2  Note:  1. Measurement Definition for Rtt(eff):  Apply VIHac and VILac to test pin seperately, then measure current I(VIHac) and I(VILac) respectively      2. Measurement Defintion for VM:  Measure voltage (VM) at test pin (midpoint) with no load:    ODT AC Electrical Characteristics and Operating Conditions  Symbol  Parameter/Condition  tAOND  ODT turn‐on delay  tAON  ODT turn‐on  tAONPD  ODT turn‐on (Power‐Down Mode)  tAOFD  ODT turn‐off delay  tAOF  ODT turn‐off  tAOFPD  ODT turn‐off (Power‐Down Mode)  tANPD  ODT to Power‐Down Mode Entry L:atency  tAXPD  ODT Power Down Exit Latency  Notes:  1. ODT turn on time min is when the device leaves high impedance and ODT resistance begins to turn on. ODT turn on time max is when the ODT resistance is fully  on. Both are measured from tAOND.  ...

Page 18

IS43/46DR16128  IDD Specifications and Conditions IDD Measurement Conditions  Symbol Parameter/Condition  Operating Current ‐ One bank Active ‐ Precharge:  IDD0  tCK = tCK(IDD), tRC = tRC(IDD), tRAS = tRASmin(IDD); CKE is HIGH, CS# is HIGH between valid commands; Address bus inputs are SWITCHING; Data bus inputs are SWITCHING. Operating Current ‐ One bank Active ‐ Read ‐ Precharge:  IDD1  IOUT ...

Page 19

IS43/46DR16128    IDD Specifications  ‐37C  Symbol  DDR2‐533C  IDD0  140  IDD1  165  IDD2P  25  IDD2N  85  IDD2Q  65  IDD3Pf  40  IDD3Ps  30  IDD3N  100  IDD4R  265  IDD4W  265  IDD5B  435  IDD5D  90  IDD6  12  IDD7  445  Notes:  1. IDD specifications are tested after the device is properly initialized.  2. Input slew rate is specified by AC Parametric Test Condition.  3. ...

Page 20

IS43/46DR16128  AC Characteristics  (AC Operating Conditions Unless Otherwise Noted)  Parameter  Symbol  Row Cycle Time  tRC  Auto Refresh Row  tRFC  Cycle Time  Row Active Time  tRAS  Row Active to  Column Address  tRCD  Delay  Row Active to Row  tRRD  Active Delay  Four Activate  tFAW  Window  Column Address to  Column Address  tCCD  Delay  Row Precharge Time  tRP  Write Recovery Time  tWR  Auto precharge Write  recovery + Precharge  tDAL  Time  tCK3 (CL=3)  tCK4 (CL=4)  Clock Cycle Time  tCK5 (CL=5)  tCK6 (CL=6)  Clock High Level  ...

Page 21

IS43/46DR16128  AC Characteristics  (AC Operating Conditions Unless Otherwise Noted) Parameter  Symbol  Input Setup Time (fast  tIS  slew rate)  Input Hold Time (fast slew  tIH  rate)  Input Pulse Width  tIPW  Write DQS High Level  tDQSH  Width  Write DQS Low Level  tDQSL  Width  CLK to First Rising Edge of  tDQSS  DQS‐In  Data‐In Setup Time to  tDS  DQS‐In (DQ, DM)  Data‐In Hold Time to  tDH  DQS‐In (DQ, DM)  DQS falling edge from CLK  tDSS  rising Setup Time  DQS falling edge from CLK  tDSH  rising Hold Time  DQ & DM Pulse Width  tDIPW  Read DQS Preamble Time  tRPRE  Read DQS Postamble  tRPST  ...

Page 22

IS43/46DR16128  AC Characteristics  (AC Operating Conditions Unless Otherwise Noted) Parameter  Symbol  DQ to Low Impedance from  tLZ(DQ)  CK/CK#  Mode Register Set Delay  tMRD  OCD Drive Mode Output  tMOD  Delay  ODT Drive Mode Output  Delay  Exit Self refresh to Non‐Read  tXSNR  Command  Exit Self refresh to Read  tXSRD  Command  Exit Precharge Power Down  to any Non‐Read Command  Exit Active Power Down to  tXARD  Read Command  Exit Active Power Down to  Read Command (slow exit,  tAXRDS  low power)  Minimum time clocks  remains ON after CKE  tDELAY  asynchronously drops LOW  CKE minimum high and low  pulse width  Average Periodic Refresh  Interval (‐40°C ≤ T  ≤ +85° C)  C ...

Page 23

... A maximum of eight Auto‐Refresh commands can be posted to any given DDR2 SDRAM device. (Note: tRFC depends on DRAM density)  12. For each of the terms, if not already an integer, round to the next highest integer. tCK refers to the application clock period. WR refers to the WR parameter  ...

Page 24

IS43/46DR16128  Reference Loads, Slew Rates and Slew Rate Derating  1. Reference Load for Timing Measurements  Figure AC Timing Reference Load represents the timing reference load used in defining the relevant timing parameters of the part. It  is not intended to be either a precise representation of the typical system environment or a depiction of the actual load presented  by a production tester. System designers will use IBIS or other simulation tools to correlate the timing reference load to a system  environment. Manufacturers correlate to their production test conditions (generally a coaxial transmission line terminated at the  tester electronics). This load circuit is also used for output slew rate measurements.  AC Timing Reference Load  The output timing reference voltage level for single ended signals is the crosspoint with VTT. The output timing reference voltage  level for differential signals is the crosspoint of the true (e.g. DQS) and the complement (e.g. DQS#) signal.    2. Slew Rate Measurements   a) Output Slew Rate   Output slew rate is characterized under the test conditions as shown in the figure below.    Output  slew  rate  for  falling  and  rising  edges  is  measured  between  VTT  ‐  250  mV  and  VTT  +  250  mV  for  single  ended  signals.  ...

Page 25

... A CL‐t ‐t   Order Part No.  5‐5‐5  IS43DR16128‐3DBLI    IS43DR16128‐3DBI   = ‐40°C to +85°C  A CL‐t ‐t   Order Part No.  5‐5‐5  IS46DR16128‐3DBLA1  ...

Page 26

IS43/46DR16128  84-ball FBGA: Fine Pitch Ball Grid Array Outline     Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00B, 3/28/2011   26 ...