is43dr16320-3dbli Integrated Silicon Solution, Inc., is43dr16320-3dbli Datasheet - Page 19

no-image

is43dr16320-3dbli

Manufacturer Part Number
is43dr16320-3dbli
Description
512mb X8, X16 Ddr2 Sdram
Manufacturer
Integrated Silicon Solution, Inc.
Datasheet
IS43DR86400, IS43/46DR16320  
IDD Measurement Conditions 
Notes: 
1.
2.
3. Legend: A=Activate, RA=Read with Auto‐Precharge, D=DESELECT. 
 
Integrated Silicon Solution, Inc. – www.issi.com –
Rev. 00A, 11/17/2009
Symbol Parameter/Condition 
IDD3Ps 
IDD3Pf 
IDD4W 
IDD2N 
IDD2Q 
IDD3N 
IDD2P 
IDD4R 
IDD5B 
IDD0 
IDD1 
IDD6 
IDD7 
IDD Specifications and Conditions
Data Bus consists of DQ, DM, DQS, DQS#, RDQS, RDQS#, LDQS, LDQS#, UDQS and UDQS#. 
Definitions for IDD : 
Operating Current ‐ One bank Active ‐ Precharge: 
tRC = tRCmin; tCK =tCKmin ; Databus inputs are SWITCHING; Address and control inputs are SWITCHING, CS# = HIGH between valid commands. 
Operating Current ‐ One bank Active ‐ Read ‐ Precharge: 
One bank is accessed with tRCmin, BL = 4, tCK = tCKmin, AL = 0, CL = CLmin; Address bus and control inputs are SWITCHING,CS# = HIGH between valid 
commands; lOUT = 0 mA. 
Precharge Power‐Down Current: 
 All banks idle; power‐down mode; CKE is LOW; tCK = tCKmin; Data Bus inputs are FLOATING. 
Precharge Standby Current:  
All banks idle; CS# is HIGH; CKE is HIGH; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING. 
Precharge Quiet Standby Current:  
All banks idle; CS# is HIGH; CKE is HIGH; tCK = tCKmin; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. 
Active Power‐Down Current:  
All banks open; CKE is LOW; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. MRS A12 bit is set to “0”(Fast Power‐down Exit). 
Active Power‐Down Current:  
All banks open; CKE is LOW; Address bus and control inputs are STABLE; Data Bus inputs are FLOATING. MRS A12 bit is set to “1”(Slow Power‐down Exit). 
Active Standby Current:  
All banks open; CS# is HIGH; CKE is HIGH; tRC = tRASmax; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING. 
Operating Current ‐ Burst Read: 
All banks active; continuous burst reads; BL = 4; AL = 0, CL = CLmin; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING; IOUT = 0mA. 
Operating Current ‐ Burst Write:  
All banks active; continuous burst writes; BL = 4; AL = 0, CL = CLmin; tCK = tCKmin; Address bus, data bus, and control inputs are SWITCHING; IOUT = 0mA. 
Burst Auto‐Refresh Current:  
Refresh command at tRFC = tRFCmin, tCK = tCKmin, CS# is HIGH between valid commands. 
Self‐Refresh Current:  
CKE 0.2V; external clock off, CK and CK# at 0V; tCK = tCKmin; Address bus, data bus, and control inputs, are FLOATING. 
Operating Bank Interleave Read Current: 
1.
2.
a.
b.
c.
d.
e.
All bank interleaving with BL = 4; BL = 4, CL = CLmin; tRCD = tRCDmin; tRRD = tRRDmin; AL = tRCD ‐ 1, IOUT = 0 mA. Address and control inputs are 
stable during DESELECT; Data Bus inputs are SWITCHING. 
Timing pattern: 
LOW is defined as V
HIGH is defined as V
STABLE is defined as inputs are stable at a HIGH or LOW level. 
FLOATING is defined as inputs are VREF. 
SWITCHING is defined as inputs are changing between HIGH and LOW every other clock for address and control signals, and inputs changing 50% of 
each data transfer for DQ signals. 
a.
b.
c.
DDR2 ‐400 (200Mhz, CL=3) : tCK = 5 ns, BL = 4, tRCD = 3 x tCK, AL = 2 x tCK, tRC = 12 x tCK 
Read : A0 RA0 A1 RA1 A2 RA2 A3 RA3 D D D D 
DDR2 ‐533 (266Mhz, CL=4) : tCK = 3.7 ns, BL = 4, tRCD = 4 x tCK, AL = 3 x tCK, tCK = 16 x tCK 
Read : A0 RA0 D A1 RA1 D A2 RA2 D A3 RA3 D D D D D 
DDR2 ‐667 (333Mhz, CL=4) :tCK = 3 ns, BL = 4, tRCD = 4 x tCK, AL = 3 x tCK, tRC = 19 x tCK 
Read : A0 RA0 D D A1 RA1 D D A2 RA2 D D A3 RA3 D D D D D 
IN
IN
 ≤ V
 ≥ V
IL
IH
AC(Max). 
AC(Min). 
19

Related parts for is43dr16320-3dbli