IFS75S12N3T4_B11 Infineon Technologies, IFS75S12N3T4_B11 Datasheet - Page 5

• Manufacturer Part Number: IFS75S12N3T4_B11
• Manufacturer: Infineon Technologies

Specifications of IFS75S12N3T4_B11

• Packages: AG-MIPAQ-2
• Ic (max): 75.0 A
• Vce(sat) (typ): 1.85 V
• Configuration: sixpack
• Technology: IGBT4
• Housing: EconoPACK™ 3

1)
1)
IGBT-Module
IGBT-Modules
Sigma-Delta-Wandlereinheit / sigma-delta converter unit
Charakteristische Werte / characteristic values
V
Maximale Phasenstromfrequenz
maximum line current frequency
Maximale periodische Isolationsspannung I
maximum repetive isolation voltage I
Maximale periodische Isolationsspannung II
maximum repetive isolation voltage II
Spannungsflankensteilheitsfestigkeit
voltage slope immunity
Höchste zulässige Überspannung
highest allowable overvoltage
Maximale Stoßisolationsspannung
maximum surge isolation voltage
Isolationswiderstand
isolation resistance
Maximaler Wechselrichterausgangsstrom für
höchstmögliche Auflösung
maximum inverter output current for highest
resolution
Maximaler Wechselrichterausgangsstrom für
lineares Wandlerverhalten
maximum inverter output current for linear
converter behavior
Tastverhältnis des Ausganges SD bei 0 A
Wechselrichterausgangsstrom
duty cycle of output SD at 0 A inverter output
current
Tastverhältnis des Ausganges SD bei max.
positivem Wechselrichterausgangsstrom
duty cycle of output SD at max. positive inverter
output current
Tastverhältnis des Ausganges SD bei max.
negativem Wechselrichterausgangsstrom
duty cycle of output SD at max. negative inverter
output current
output current
Differentieller Verstärkungsfehler
differential gain error
Gleichstrom-Versatz vom Strommesswiderstand
zum Ausgang SD
DC offset from internal shunt to Pin SD
Temperaturdrift des Gleichstrom-Versatz vom
Strommesswiderstand zum Ausgang SD
DC offset drift due to temperature from shunt to Pin
SD
Versorgungsspannungsdrift (V
Versatz vom Strommesswiderstand zum Ausgang
SD
DC Offset drift due to V
Effektive Anzahl der Bits (ENOB Auflösung)
effective number of bits (ENOB resolution)
Signal-Rausch-Abstand
signal-to-noise ratio
Gesamtklirrfaktor
total harmonic disortion
prepared by: US
approved by: MH
Technische Information / technical information
cc1
= Erklärung von PDM%: 100% = alle Pulse sind ‘1’, 0% = alle Pulse sind ’0’, 50% = 50% für jeweils ‘1’ and ‘0’ am Ausgangs-Pin SD.
= explanation of PDM%: 100% = all ‘1’, 0% = all’0’, 50% = 50% for both ‘1’ and ‘0’ at output pin SD.
= 4.75 V bis / to 5.25 V, V
dd1
from shunt to Pin SD
cc2
dd1
= 4.5 V bis / to 5.5 V, T
) des Gleichstrom-
Phase / phase U, V, W
Logik (SD/CLK) gegen Lastausgänge
logik (SD/CLK) to terminals
Leistungshalbleiter gegen Bodenplatte (f = 50Hz, t = 1min)
power semiconductor to base plate (f = 50Hz, t = 1min)
V
V
Zwischen GND und 0V.U, 0V.V bzw. 0V.W
Between GND and 0V.U, 0V.V, 0V.W, respectively
Zwischen GND und 0V.U, 0V.V bzw. 0V.W
Between GND and 0V.U, 0V.V, 0V.W, respectively
V
V
Phase / phase U, V, W
Phase / phase U, V, W
T
T
T
Bedingung: Shunt-Spannungsabfall bis Pin SD
conditions: shunt voltage drop to Pin SD
Bedingung: I
∆PDM = f(V
conditions: I
= f(V
Bedingung: I
conditions: I
Bedingung: I
conditions: I
Phase U, V, W Bedingungen: I
1kHz, siehe Diagramm ENOB = f(T
phase U, V, W conditions: I
see diagram ENOB = f(T
Phase U, V, W Bedingungen: I
1kHz, siehe Diagramm SNR = f(T
phase U, V, W conditions: I
see diagram SNR = f(T
Phase U, V, W Bedingungen: I
1kHz, siehe Diagramm THD = f(T
phase U, V, W conditions: I
see diagram THD = f(T
date of publication: 16.08.2011
revision: 2.1
IFS75S12N3T4_B11
IMV
IMV
IMV
IMV
C
C
C
= 25 °C; I
= 25 °C; I
= 25 °C; I
C
= 500V zwschen GND und 0V.U, 0V.V bzw. 0V.W
= 500V between GND and 0V.U, 0V.V, 0V.W, respectively
= 500V zwschen GND und 0V.U, 0V.V bzw. 0V.W
= 500V between GND and 0V.U, 0V.V, 0V.W, respectively
CC1
= 105°C sofern nicht anders spezifiziert / unless otherwise noted.
)
CC1
M
M
M
M
M
M
M
M
M
= 0A, see also diagrams ∆PDM = f(T
= 0A, see diagram ∆PDM = f(T
= 0A, see diagram ∆PDM = f(V
= 0 A; Phase / phase U, V, W
> 133,3 A; Phase / phase U, V, W
< -133,3A; Phase / phase U, V, W
= 0A, siehe auch Diagramme PDM = f(T
= 0A, siehe Diagramm ∆PDM = f(T
= 0A, siehe Diagramm ∆PDM = f(V
)
a
a
)
)
a
)
M
M
M
5(13)
= [-83,3A; +83,3A], f(I
= [-83,3A; +83,3A], f(I
= [-83,3A; +83,3A], f(I
M
M
M
= [-83,3A; +83,3A], f(I
= [-83,3A; +83,3A], f(I
= [-83,3A; +83,3A], f(I
a
a
)
)
a
)
a
CC1
)
)
a
CC1
)
a
M
M
M
) and ∆PDM
) = 1kHz,
) = 1kHz,
) = 1kHz,
)
M
M
M
) =
) =
) =
a
) und
PDM
PDM
I
PDM
M,max,high_res
d/dt V
I
M,max,linear
PDM
PDM
PDM
ENOB
V
V
V
V
DC_offset,Vdd1
SNR
THD
f
R
∆G
DC_offset,Ta
SYS
ISOL
IOTM
ISOM
iorm
DC_offset
IO
slope
Izero
Ipos
Ineg
Zieldaten
Target Data
-133,3
min.
0,116
-83,3
-1,56
49,6
0,09
10
65
65
1
-
100,0
typ.
50,0
0,0
12
74
72
-
-
-
-
-
-
max.
+133,3
+133,3
0,135
1420
2500
6000
6000
30,0
50,4
1,56
0,15
0,4
50
DB_IFS75S12N3T4_B11_2V1_2011-08-16
kV/µs
%
%
%
kHz
G
dB
dB
bit
%
%
%
%
V
V
V
V
A
A
PDM
PDM
PDM
1)
1)
1)
1)
1)
1)