mt9072av2 Zarlink Semiconductor, mt9072av2 Datasheet - Page 19

• Manufacturer Part Number: mt9072av2
• Description: Octal T1/e1/j1 Framer
• Manufacturer: Zarlink Semiconductor

MT9072
Data Sheet
List of Tables
Table 99 - Framing Bit Error Count Latch(Y28) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Table 100 - Bipolar Violation Count Latch(Y29) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Table 101 - CRC-6 Error Count Latch(Y2A) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Table 98 - Elastic Store and Excessive Zero Status Latch(Y26) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Table 102 - Out of Frame Count and Change of Frame Count Latch(Y2B) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 103 - Multiframe Out of Frame Count Latch(Y2C) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 104 - HDLC Interrupt Status Register(Y33) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Table 105 - HDLC Interrupt Mask Register(Y43) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Table 106 - Receive and Sync Interrupt Mask Register(Y44) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Table 107 - Receive Line and Timer Interrupt Mask Register(Y45) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Table 108 - Elastic Store and Excessive zero Interrupt Mask Register(Y46) (T1) . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 109 - Per Channel Transmit Signaling Y50-Y67 (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 110 - Per Channel Receive Signaling Y70-Y87 (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Table 111 - Per Channel Control Word(Y90-YA7) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Table 112 - Interrupt and I/O Control(YF1) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
Table 113 - HDLC Control 1(YF2) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Table 114 - HDLC Test Control(YF3) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Table 115 - Address Recognition Register(YF4) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
Table 116 - TX Fifo Write Register(YF5) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
Table 117 - TX Byte Count Register(YF6) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
Table 118 - TX Set Delay Bits (YF7) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Table 119 - Global Control0 Register (R/W Address 900) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Table 120 - Global Control1 Register (R/W Address 901) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Table 121 - Interrupt Vector 1 Mask Register (Address 902) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Table 122 - Interrupt Vector 2 Mask Register (Address 903) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Table 123 - Framer Loopback Global Register(904) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Table 124 - Interrupt Vector 1 Status Register (Address 910) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Table 125 - Interrupt Vector 2 Status Register (Address 911) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Table 126 - Identification Revision Code Data Register (Address 912) (T1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Table 127 - ST-BUS Analyzer Vector Status Register (Address 913) (T1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Table 129 - Framer Addressing (000 - FFF) (E1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Table 130 - Register Group Address (Y00 - YFF) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Table 131 - Register Group Address (Y00 - YFF) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Table 132 - Master Control Register (R/W) Address (Y0X) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Table 133 - Master Status Register (R) Address (Y1X) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Table 134 - Latched Status Register (R) Address (Y2X) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Table 135 - Interrupt Status Register (R) Address Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Table 136 - Interrupt Mask Register (R/W) Address Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Table 137 - Transmit CAS Data Register (R/W) Address (Y5X,Y6X) Summary (E1) . . . . . . . . . . . . . . . . . . . . . 166
Table 138 - Receive CAS Data Register (R) Address (Y7X,Y8X) Summary (E1) . . . . . . . . . . . . . . . . . . . . . . . . 167
Table 139 - Timeslot 0-31 Control Register (R/W) Address (Y9X, YAX) Summary (E1) . . . . . . . . . . . . . . . . . . . 168
Table 140 - Transmit National Bits Data Registers (R/W) Address (YFX) Summary (E1) . . . . . . . . . . . . . . . . . . 170
Table 141 - Transmit National Bits Data Registers (R/W) Address (YFX) Summary (E1) . . . . . . . . . . . . . . . . . . 171
Table 142 - Alarm and Framing Control Register Y00 (R/W Address Y00) (E1) . . . . . . . . . . . . . . . . . . . . . . . . . 171
Table 143 - Test, Error and Loopback Control Register (R/W Address Y01) (E1) . . . . . . . . . . . . . . . . . . . . . . . . 173
Table 144 - Interrupts and I/O Control Register (R/W Address Y02) (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Table 145 - DL, CCS, CAS and Other Control Register (R/W Address Y03) (E1) . . . . . . . . . . . . . . . . . . . . . . . . 176
Table 146 - Signaling Period Interrupt Word (R/W Address Y04) (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
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Zarlink Semiconductor Inc.