m368l3223hus-ccc00 Samsung Semiconductor, Inc., m368l3223hus-ccc00 Datasheet - Page 6
![no-image](/images/no-image-200.jpg)
m368l3223hus-ccc00
Manufacturer Part Number
m368l3223hus-ccc00
Description
Ddr Sdram Unbuffered Module 184pin Unbuffered Module Based On 256mb H-die With 64/72-bit Non Ecc/ecc
Manufacturer
Samsung Semiconductor, Inc.
Datasheet
1.M368L3223HUS-CCC00.pdf
(22 pages)
6.0 Functional Block Diagram
256MB, 512MB Unbuffered DIMM
6.1 256MB, 32M x 64 Non ECC Module (M368L3223HUS)
CS0
DQS0
DM0
DQS1
DM1
DQS2
DM2
DQS3
DM3
BA0 - BA1
A0 - A12
(Populated as 1 bank of x8 DDR SDRAM Module)
CKE0
RAS
CAS
WE
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM/
DM/
DM/
DM/
I/O 6
I/O 4
I/O 2
I/O 0
I/O 7
I/O 5
I/O 3
I/O 1
I/O 7
I/O 5
I/O 1
I/O 0
I/O 6
I/O 4
I/O 3
I/O 2
I/O 6
I/O 5
I/O 3
I/O 0
I/O 7
I/O 4
I/O 2
I/O 1
I/O 7
I/O 4
I/O 2
I/O 1
I/O 6
I/O 5
I/O 3
I/O 0
BA0-BA1 : DDR SDRAMs D0 - D7
A0-A12 : DDR SDRAMs D0 - D7
RAS : DDR SDRAMs D0 - D7
CAS : DDR SDRAMs D0 - D7
CKE : DDR SDRAMs D0 - D7
WE : DDR SDRAMs D0 - D7
CS DQS
CS DQS
CS DQS
CS DQS
D0
D1
D2
D3
DQS4
DM4
DQS5
DM5
DQS6
DM6
DQS7
DM7
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
*Clock Net Wiring
Clock
Input
*CK0/CK0
*CK1/CK1
*CK2/CK2
DM/
DM/
DM/
DM/
I/O 7
I/O 4
I/O 1
I/O 3
I/O 6
I/O 5
I/O 0
I/O 2
I/O 6
I/O 4
I/O 3
I/O 1
I/O 7
I/O 5
I/O 2
I/O 0
I/O 7
I/O 5
I/O 1
I/O 0
I/O 6
I/O 4
I/O 3
I/O 2
I/O 5
I/O 4
I/O 1
I/O 0
I/O 7
I/O 6
I/O 3
I/O 2
CS DQS
CS DQS
CS DQS
CS DQS
D4
D5
D6
D7
DDR SDRAMs
2 DDR SDRAMs
3 DDR SDRAMs
3 DDR SDRAMs
* Clock Wiring
4 of 20
V
V
V
V
DDSPD
DD
REF
SS
SCL
WP
/V
DDQ
CK0/1/2
CK0/1/2
Notes :
1. DQ-to-I/O wiring is shown as recommended
2. DQ/DQS/DM/CKE/CS relationships must be
3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.
4. BAx, Ax, RAS, CAS, WE resistors: 5.1 Ohms +
but may be changed.
maintained as shown.
5%
SA0
A0
Card
Edge
Rev. 1.01 August 2008
Serial PD
SA1
R=120
A1
Cap
Ω
SA2
A2
DDR SDRAM
SPD
D0 - D7
D0 - D7
D0 - D7
D0 - D7
SDA
D4/D2/C7
D3/D0/D5
Cap/Cap/Cap
Cap/D1/D6
Cap/Cap/Cap
Cap/Cap/Cap