LP2996LQ National Semiconductor, LP2996LQ Datasheet - Page 10

• Manufacturer Part Number: LP2996LQ
• Description: DDR Termination Regulator
• Manufacturer: National Semiconductor

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ます。
し使用している誘電体の種類よ っ ては、 電圧と温度に対して充分
といった理由によ り 、 セラ ミ ッ ク ・ コ ンデンサはアル ミ 電解コ ンデンサ
よ う な化合物を用いたコ ンデンサが、数社から リ リ ース されていま
よ う注意を払う必要があ り ます。 最大許容内部温度上昇 (T
し、エア フローな しの室温で 0.5W を消費させた場合の θ
に依存しないよ う設計されています。そのため柔軟にコ ンデンサを
を用いた SSTL アプリ ケーシ ョ ンでは、 100μ F 以上の低 ESR コ ンデ
ンサを一般的に推奨します。このう ち ESR は、見込ま れる最大電
を規定している点に注意が必要で、これは高い周波数領域では
ンサを適用で き る条件は、20kHz ∼ 100kHz の高い周波数領域
セラ ミ ッ ク − セラ ミ ッ ク ・コ ンデンサは、一般的に容量は 10μ F ∼
な特性を備えていないもの も存在します。一般的に容量が小さい
な どに並列接続しての使用を推奨します。 ま た使用するすべての
この式から、 デバイ スの最大消費電力 (P
ジ を、標準的な 203 × 102mm、銅箔厚み 35μ m の基板に実装
出力コンデンサ
で も イ ン ピーダンスが規定されている場合に限られます。アル ミ 電
ただ し問題点は ESR が温度によ り変化する こ とで、低温になる と
セラ ミ ッ ク ・ コ ンデンサには、 誘電体の温度特性が X5R 以上の品
す。これらのコ ンデンサは低 ESR を維持しながら大き な容量を実
す。
が V
は、アプリ ケーシ ョ ンで与え られる最大周囲温度 (T
す。
部品の選択
LP2996 は、出力コ ンデンサの容量お よ び ESR ( 等価直列抵抗 )
選択で き ます。出力コ ンデンサは、アプリ ケーシ ョ ン と負荷変動に
対するV
流スパイ ク と、許容される出力電圧低下から決定して く ださい。入
手可能なコ ンデンサ類のう ち、代表的な品種について次に説明し
AL −アル ミ 電解コンデンサは 120Hz における イ ン ピーダンスのみ
特性が劣る こ と を示しています。LP2996 回路にアル ミ 電解コ ンデ
解コ ンデンサを複数個並列に接続する と総 ESRを下げられます。
ESR が急激に増大します。
100μ F と大き く あ り ませんが、ESR が極めて小さい ( 通常 10mΩ
以下 ) ため、優れたノ イ ズ・バイパス特性を備えています。しか
種を推奨します。
化合物 − OS-CON ( 有機半導体 ) や SP ( 機能性高分子 ) の
現しています。 他のコンデンサに比べてコス ト は高く な り ますが、
実装サイズ と性能が重要な場合に最適なソリ ューシ ョ ン といえま
放熱
LP2996 はリ ニア・ レギュ レータ なので、熱の原因と なる内部損失
大許容接合部温度を超えてはな らないので、見込まれる最大周
囲温度と消費電力に も とづき、デバイ ス を定格以下で動作させる
大許容接合部温度 (T
LP2996 のθ
厚み、 ビアの数、 エア フローで決ま り ます。た と えば SO-8 パ ッ ケー
163 ℃ /W です。 また JEDEC ス タ ン ダー ドの 76 × 102mm、 70μ m
厚銅箔の基板を用いる と、 θ
Figure 2 に上記 2 つの基板における、 エア フローに対するθ
変化を示します。
TT
電流によ って発生します。デバイ ス を損壊から守るには最
TT
の応答要求に基づいて決めて く ださい。 DDR-SDRAM
JA
は、使用 しているパ ッ ケージ、 プリ ン ト基板の銅箔
( つづき)
T
Rmax
P
Jmax
Dmax
＝ T
) から求められます。
＝ T
JA
Jmax
は 151.2 ℃ /W に低下します。
Rmax
− T
/ θ
Amax
Dmax
JA
) は次式で示されま
Amax
) と、最
JA
Rmax
JA
は、
の
)
10
く使用する と、 さ らなる改善が図れます。基板表面層に幅広かつ
り も低いθ
θ
ラ フにおける ビアのメ ッ キ厚は 36μ m です。
デバイ スの実装と グラ ウ ン ド内層に熱を放出するためにビアを う ま
ウ ト も極めて重要です。 DAP 直下に単純にビアを打つだけで も、
銅箔厚を厚く した配線を適用して も同じ効果が得られます。基板
のレイ アウ ト設計を注意深く行えば、Figure 2 に示される公称値よ
LLP パ ッ ケージの出力電流を最大限に引き出す上で、 基板レイ ア
18μ m の銅箔で構成される 4 層 JEDEC 基板に実装した場合の
LLP パ ッ ケージの熱特性です。ビアを間隔 1.27mm にて最大 4
つに増や したと き、50.41 ℃ /W のθ
パ ッ ケージに定常的なエア フローを与えて もθ
記条件で 2 × 2 のビア配列を用いた場合、エア フローによ るθ
の低下を Figure 4 に示します。
JA
FIGURE 3. LLP-16 θ
を大幅に低下でき ます。 Figure 3 は、18μ m/35μ m/35μ m/
JA
にな り ます。
FIGURE 2. θ
JA
Board))
JA
vs # of Vias (4 Layer JEDEC
vs Airflow (SO-8)
JA
が得られています。このグ
JA
は低下します。 上
JA