M470L1714BT0-CA0 SAMSUNG [Samsung semiconductor], M470L1714BT0-CA0 Datasheet - Page 4

• Manufacturer Part Number: M470L1714BT0-CA0
• Description: 128MB DDR SDRAM MODULE(16Mx64 based on 8Mx16 DDR SDRAM)
• Manufacturer: SAMSUNG [Samsung semiconductor]

M470L1714BT0
V
DQS0
DM0
DQS1
DM1
DQS2
DM2
DQS3
DM3
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
WE
DD
V
VREF
V
V
DDSPD
/V
SS
DDID
DDQ
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
S1
S0
FUNCTIONAL BLOCK DIAGRAM
BA0-BA1: DDR SDRAMs D0 - D7
A0-A13: DDR SDRAMs D0 - D7
RAS: SDRAMs D0 - D7
CAS: SDRAMs D0 - D7
CKE: SDRAMs D0 - D7
WE: SDRAMs D0 - D7
Strap: see Note 4
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
D0 - D7
D0 - D7
D0 - D7
D0 - D7
SPD
D0
D1
S
S
LDQS
LDM
UDQS
UDM
LDQS
LDM
UDQS
UDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
SCL
WP
CK0/CK0
CK1/CK1
CK2/CK2
Clock
Input
D4
D5
S
S
SA0
A0
Serial PD
Clock Wiring
SA1
A1
DQS4
DM4
DQS5
DM5
DQS6
DM6
DQS7
DM7
4 SDRAMs
4 SDRAMs
SDRAMs
SA2
A2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
NC
SDA
200pin DDR SDRAM SODIMM
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
CK
CK
*Clock Net Wiring
D2
D3
S
S
R=120
Card
Edge
5%
Rev. 0.1 June. 2001
VDDQ.
LDQS
LDM
UDQS
UDM
LDQS
LDM
UDQS
UDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
I/0 15
Dram1
Dram2
Dram3
Dram4
D6
D7
S
S