M4A5-32/32-7VNI48 Lattice, M4A5-32/32-7VNI48 Datasheet - Page 15
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M4A5-32/32-7VNI48
Manufacturer Part Number
M4A5-32/32-7VNI48
Description
CPLD - Complex Programmable Logic Devices HI PERF E2CMOS PLD
Manufacturer
Lattice
Datasheet
1.M4A5-19296-10VNI.pdf
(62 pages)
Specifications of M4A5-32/32-7VNI48
Rohs
yes
Memory Type
EEPROM
Number Of Macrocells
32
Maximum Operating Frequency
125 MHz
Delay Time
5 ns
Number Of Programmable I/os
516
Operating Supply Voltage
5 V
Maximum Operating Temperature
+ 85 C
Minimum Operating Temperature
- 40 C
Package / Case
TQFP-48
Mounting Style
SMD/SMT
Number Of Product Terms Per Macro
20
Factory Pack Quantity
1250
Supply Voltage - Max
5.5 V
Supply Voltage - Min
4.5 V
Available stocks
Company
Part Number
Manufacturer
Quantity
Price
Company:
Part Number:
M4A5-32/32-7VNI48
Manufacturer:
Lattice Semiconductor Corporation
Quantity:
10 000
Table 10. Output Switch Matrix Combinations for ispMACH 4A Devices with 2:1 Macrocell-I/O Cell Ratio
Macrocell
Macrocell
M12, M13
M14, M15
Table 11. Output Switch Matrix Combinations for M4A3-256/160 and M4A3-256/192
I/O Cell
I/O Cell
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
M10
M11
M12
M13
M14
M15
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
M0
M1
M2
M3
M4
M5
M6
M7
M8
M9
I/O0
I/O0
I/O0
I/O0
I/O0
I/O0
I/O0
I/O0
I/O8
I/O8
I/O8
I/O8
I/O8
I/O8
I/O8
I/O8
M0
M0
M0
M0
M0
M0
M0
M0
M1
M1
M1
M1
M1
M1
M1
M1
I/O1
I/O1
I/O1
I/O1
I/O1
I/O1
I/O1
I/O1
I/O9
I/O9
I/O9
I/O9
I/O9
I/O9
I/O9
I/O9
ispMACH 4A Family
M2
M2
M2
M2
M2
M2
M2
M2
I/O2
I/O2
I/O2
I/O2
I/O2
I/O2
I/O2
I/O2
I/O10
I/O10
I/O10
I/O10
I/O10
I/O10
I/O10
I/O10
M8, M9, M10, M11, M12, M13, M14, M15
M0, M1, M10, M11, M12, M13, M14, M15
M6, M7, M8, M9, M10, M11, M12, M13
M0, M1, M2, M3, M12, M13, M14, M15
M3
M3
M3
M3
M3
M3
M3
M3
I/O3
I/O3
I/O3
I/O3
I/O3
I/O3
I/O3
I/O3
I/O11
I/O11
I/O11
I/O11
I/O11
I/O11
I/O11
I/O11
M4, M5, M6, M7, M8, M9, M10, M11
M0, M1, M2, M3, M4, M5, M14, M15
M0, M1, M2, M3, M4, M5, M6, M7
M2, M3, M4, M5, M6, M7, M8, M9
Routable to I/O Cells
Routable to I/O Cells
Available Macrocells
Available Macrocells
I/O3, I/O4, I/O5, I/O6
I/O4, I/O5, I/O6, I/O7
I/O12
I/O12
I/O12
I/O12
I/O12
I/O12
I/O12
I/O12
I/O4
I/O4
I/O4
I/O4
I/O4
I/O4
I/O4
I/O4
M4
M4
M4
M4
M4
M4
M4
M4
I/O13
I/O13
I/O13
I/O13
I/O13
I/O13
I/O13
I/O13
M5
M5
M5
M5
M5
M5
M5
M5
I/O5
I/O5
I/O5
I/O5
I/O5
I/O5
I/O5
I/O5
I/O14
I/O14
I/O14
I/O14
I/O14
I/O14
I/O14
I/O14
I/O6
I/O6
I/O6
I/O6
I/O6
I/O6
I/O6
I/O6
M6
M6
M6
M6
M6
M6
M6
M6
I/O7
I/O7
I/O7
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I/O7
I/O7
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I/O7
I/O15
I/O15
I/O15
I/O15
I/O15
I/O15
I/O15
I/O15
M7
M7
M7
M7
M7
M7
M7
M7
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