MC14046BDWR2G ON Semiconductor, MC14046BDWR2G Datasheet - Page 5

• Manufacturer Part Number: MC14046BDWR2G
• Description: IC PHASE LOCK LOOP CMOS 16SOIC
• Manufacturer: ON Semiconductor
• Type: Phase Lock Loop (PLL)r

Specifications of MC14046BDWR2G

• Pll: Yes
• Input: CMOS
• Output: CMOS
• Number Of Circuits: 1
• Ratio - Input:output: 2:2
• Differential - Input:output: No/No
• Frequency - Max: 1.9MHz
• Divider/multiplier: No/No
• Voltage - Supply: 3 V ~ 18 V
• Operating Temperature: -55°C ~ 125°C
• Mounting Type: Surface Mount
• Package / Case: 16-SOIC (0.300", 7.5mm Width)
• Frequency-max: 1.9MHz
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Other names: MC14046BDWR2GOS; MC14046BDWR2GOS; MC14046BDWR2GOSTR

Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
No signal on input PCA
Phase angle between PCA
Locks on harmonics of center frequency.
Signal input noise rejection.
Lock frequency range (2f
Capture frequency range (2f
Center frequency (f
VCO output frequency (f).
Note: These equations are intended to be
a design guide. Since calculated component
values may be in error by as much as a
factor of 4, laboratory experimentation may
be required for fixed designs. Part to part
frequency variation with identical passive
components is typically less than
Refer to Waveforms in Figure 3.
LD (Lock Detect)
Characteristic
PCA
PCA
Input Stage
Input Stage
PC1
PC2
in
in
0
X X
X X
).
out
out
in
PCB
PCB
.
L
).
in
in
in
C
and PCB
).
20%.
in
.
Figure 1. Phase Comparators State Diagrams
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
01
VCO in PLL system adjusts to center
frequency (f
90 at center frequency (f
0_ and 180 at ends of lock range (2f
The frequency range of the input signal on which the loop will stay locked if it was
initially in lock; 2f
The frequency range of the input signal on which the loop will lock if it was initially
out of lock.
Depends on low−pass filter characteristics
(see Figure 3). f
The frequency of VCO
0
0
00
11
Figure 2. Design Information
Where: 10K v R
f
Using Phase Comparator 1
f
PHASE COMPARATOR 1
PHASE COMPARATOR 2
max
min
10
0
http://onsemi.com
=
=
0
).
R
R
10K v R
100pF v C
2
1
00
11
C
(C
(C
L
v f
= full VCO frequency range = f
1
1
High
Yes
+ 32 pF)
+ 32 pF)
1
1
5
L
out
Output Disconnected
1
2
, when VCO
0
v 1 M
v 1 M
), approaching
10
1
v .01 mF
3−State
+ f
00
11
1
min
L
in
)
01
= 1/2 V
(V
(V
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î
CO
CO
VCO in PLL system adjusts to minimum
frequency (f
Always 0_ in lock (positive rising edges).
DD
input = V
input = V
max
01
10
Using Phase Comparator 2
– f
min
SS
DD
1
01
min
)
.
)
).
00
11
f
1
0
C
Low
No
= f
L
10