M470T6554CZ0 Samsung semiconductor, M470T6554CZ0 Datasheet - Page 7

• Manufacturer Part Number: M470T6554CZ0
• Description: DDR2 Unbuffered SODIMM
• Manufacturer: Samsung semiconductor

BA0 - BA1
V
V
V
V
256MB, 512MB, 1GB Unbuffered SODIMMs
DD
REF
DD
SS
Functional Block Diagram:
A0 - A13
SPD
RAS
CAS
WE
10Ω + 5%
CKE1
ODT1
S1
CKE0
ODT0
S0
DQS0
DQS0
DM0
DQS1
DQS1
DM1
DQS2
DQS2
DM2
DQS3
DQS3
DM3
10Ω + 5%
DDR2 SDRAMs D0 - D15
DDR2 SDRAMs D0 - D15
DDR2 SDRAMs D0 - D15
DDR2 SDRAMs D0 - D15
DDR2 SDRAMs D0 - D15
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
Serial PD
DDR2 SDRAMs D0 - D15
DDR2 SDRAMs D0 - D15, V
DDR2 SDRAMs D0 - D15, SPD
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
CS0
CS0
CS0
CS0
D0
D1
D2
D3
O
D
T
0
O
D
T
0
O
D
T
0
O
D
T
0
C
K
E
0
C
K
E
0
C
K
E
0
C
K
E
0
M470T2953CZ0
1GB, 128Mx64 Module
DD
and V
SCL
SA0
SA1
DQS
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
DQS
DM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQS
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
DQS
DQS
DM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DD
Q
CS
CS
CS
CS
D8
D9
D10
D11
SCL
A0
A1
A2
1
1
1
1
O
D
T
1
O
D
T
1
O
D
T
1
O
D
T
1
SPD
C
K
E
1
C
K
E
1
C
K
E
1
C
K
E
1
WP
DQS4
DQS4
DM4
DQS5
DQS5
DM5
DQS6
DQS6
DM6
DQS7
DQS7
DM7
SDA
(Populated as 2 ranks of x8 DDR2 SDRAMs)
Notes :
1. DQ,DM, DQS/DQS resistors : 22 Ohms
2. BAx, Ax, RAS, CAS, WE resistors : 3.0 Ohms
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
Clock Input
*CK0/CK0
*CK1/CK1
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
* Wire per Clock Loading
Table/Wiring Diagrams
* Clock Wiring
CS0 O
CS0 O
CS0 O
CS0 O
D4
D5
D6
D7
8 DDR2 SDRAMs
8 DDR2 SDRAMs
DDR2 SDRAMs
D
T
0
D
T
0
D
T
0
D
T
0
C
K
E
0
C
K
E
0
C
K
E
0
C
K
E
0
Rev. 1.1 Mar. 2005
DDR2 SDRAM
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
DQS
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
±
CS
D12
CS
D13
CS
D14
CS
D15
5%.
1
1
1
1
O
D
T
1
O
D
T
1
O
D
T
1
O
D
T
1
±
C
K
E
1
C
K
E
1
C
K
E
1
C
K
E
1
5%.