ZEN1501F Zenic, ZEN1501F Datasheet - Page 41

• Manufacturer Part Number: ZEN1501F
• Description: Memory Controller
• Manufacturer: Zenic

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６−１７．ＵＡＲＴの受信回路
スタート・ビット検出回路はアイドル状態からの０への変化を断続的に調べています。ＳＩＮ信号の
変化が検出されるとカウンタはリセットされ、ボーレート×１６クロックを７．５回カウントします
（スタート・ビットの中心になります）。この時ＳＩＮ信号をサンプリングし０のままであれば、ス
タート・ビットとして有効とみなします。これはＳＩＮ入力からのスパイク・ノイズをスタート・ビ
ットとして受信回路が誤って検出しないようにするためです。 ＬＣＲレジスタはデータ長（ＬＣＲ
[0]，ＬＣＲ[1]）、ストップ・ピット数・（ＬＣＲ[2]）、パリティの有無（ＬＣＲ[3]）、強制パリ
ティの有無（ＬＣＲ[4]）を設定します。受信回路のステータス情報はＬＳＲレジスタに示されます。
受信データがＲＳＲレジスタからＲＢＲレジスタヘ転送される際に、ＤＲ（ＬＳＲ[0]）ビットが１に
セットされます。最終的にＲＢＲレジスタの内容（受信データ）はＣＰＵによって読み出されます。
この読み出しによりＬＳＲ[0]ビットはリセットされます。データが格納されているＲＢＲレジスタの
内容を読み出す前に、ＲＳＲレジスタからＲＢＲレジスタヘ次のデータが転送されて元のデータが上
書きされてしまった場合、オーバーラン・エラー・フラグとしてＯＥ（ＬＳＲ[1]）に１がセットされ
ます。パリティ・チェックはストップ・ビットの前で行われ、パリティ・ビットが偶数ビットである
か奇数ビットであるかを判定します。ストップ・ビットが１かどうかを判定する回路があり、ストッ
プ・ビットが０と判定されると、フレーミング・エラーとしてＬＳＲレジスタのＦＥ（ＬＳＲ[3]）ビ
ットに１がセットされます。
６−１８．ＵＡＲＴボーレート発生回路（ＢＲＧ:Baud Rate Generator）
ます。
ＵＡＲＴクロック周波数を１で割った値がボーレートに設定され、最大のボーレートが得られます。
場合、56∼38.4kbpsの標準ボーレートが得ることができます。
トの１６倍のクロックを通信クロックとして使用しています。
６−１９．ＵＡＲＴのリセット動作
ＬＳＲレジスタのＴＥＭＴビットとＴＨＲＥビットは１にセットされ、その他のビットは０にリセッ
トされます。また、ＭＣＲレジスタおよびＬＣＲレジスタもクリアされます。これらのレジスタに関
連した出力信号（ＳＯＵＴ、ＤＴＲ、ＲＴＳ）、メモリユニットおよび様々な回路もまたクリアされ
ます。ボーレート選択レジスタ、ＲＢＲレジスタおよびＴＨＲレジスタには、リセット動作による影
響はありません。
ＲＥ（ＬＳＲ[5]）ビットとＴＥＭＴ（ＬＳＲ[6]）ビットは１にセットされます。
６−２０．ＵＡＲＴのプログラミング
制御レジスタはどのような順序でも書き込み可能ですが、割り込みをイネーブルするためのＩＥＲレ
ジスタヘの書き込みは最後に行って下さい。
６−２１．ＵＡＲＴのソフトウエア・リセット
とができます。ＬＣＲレジスタ、ＭＣＲレジスタ、ボーレート選択レジスタにデータを書き込むこと
によってリセットされます。次の動作に無効な受信データやステータス・ビットをクリアするために、
割り込みをイネーブルする前にＲＢＲレジスタおよびＬＳＲレジスタを読み出してください。
非同期のシリアル・データはＳＩＮ端子から入力されます。ＳＩＮ信号のアイドル状態は１です。
ボーレートはＤＬＬレジスタ、ＤＬＭレジスタおよびＵＡＲＴクロックの周波数によって決定され
ＢＲＧ回路は1.8432MHz､2.4576MHz､3.072MHzのうちのいずれかのＵＡＲＴクロック周波数を用いた
なお、本ＬＳＩはＢＡＵＤＯＵＴ端子をサポートしていません。この為に、ＬＳＩ内部でボーレー
電源入力後、ＲＥＳＥＴ入力が０で、送信回路と受信回路の内部クロックカウンタを初期化します。
リセット解除後、ＵＡＲＴはプログラムされるまでアイドル状態を保持し、ＬＳＲレジスタのＴＨ
ＵＡＲＴは制御レジスタＬＣＲ、ＥＲ、ＤＬＬ、ＤＬＭ、ＭＣＲによってプログラムされます。
ソフトウエア・リセットにより、システム・リセットをかけなくても、完全に一定の状態に戻すこ
ＤＬＬ="00000001"かつＤＬＭ="0000000"にセットすると分周値１に選択されます。この時、
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ＺＥＮ１５０１Ｆ
(Z1501G97)ZENIC Inc.