ZEN2061P Zenic, ZEN2061P Datasheet - Page 10

• Manufacturer Part Number: ZEN2061P
• Description: Max.6ch 96bit Up/down Counter
• Manufacturer: Zenic

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８、動作タイミング
と等価）され、位相弁別回路に取り込まれます。カウンタはＣＬＫの立ち上がりで動作を行いますが、
カウンタ設定、クリア条件設定によりタイミングが異なります。設定によるタイミングの違いについて
説明します。
(1)カウンタ設定による違い
(2)クリア条件設定による違い
(3)ロード、ラッチタイミング
各チャンネル入力はＣＬＫを分周したＴ０の立ち上がりで２度サンプリング（シフトレジスタ２段分、
図中のＴ０、Ｔ１はカウンタトレイン内部の信号です。
①前段のカウンタ出力を選択した場合
②入力チャンネル出力を選択した場合
③偏差出力を選択した場合
①”Ｈ”検出時
②立ち上がり、立ち下がりエッジ検出時
③同期クリア
同一カウンタグループに属する初段カウンタの入力形式によるタイミングと同一タイミングで
カウントします。
入力チャンネルをＴ１が”Ｈ”のタイミングでカウントします。図４−１を参照願います。
入力チャンネルを②と同一のタイミングで、偏差グループのもう一方をＴ１が”Ｌ”のタイミング
でカウントします。図４−１を参照願います。
ＣＬＲｎをサンプリングし２回以上連続して”Ｈ”が検出されると図４−２のタイミングでグルー
プｎのカウンタがクリアされます。
ＣＬＲｎをサンプリングし、立ち上がりの場合は”Ｌ”→”Ｈ”、立ち下がりの場合は”Ｈ”→
”Ｌ”の変化が検出されると、それぞれ図４−２のタイミングでグループｎのカウンタがクリア
されます。
次の３条件を満足したときに図４−２のタイミングでグループｎのカウンタがクリアされます。
・ＣＬＲｎが”Ｈ”
・Ｂｎが”Ｌ”
・Ａｎが変化した（”Ｈ”→”Ｌ”または”Ｌ”→”Ｈ”）
ＬＤ、ＬＴ信号はＣＬＫの立ち上がりでサンプリングされています。
ＬＤの”Ｈ”→”Ｌ”の変化を検出すると次のＣＬＫの立ち上がりでロードレジスタの内容を
カウンタにロードします。
ＬＴの”Ｈ”→”Ｌ”の変化を検出するとそのＣＬＫの立ち下がりでカウンタの内容をラッチ
レジスタにラッチします。図４−３を参照願います。
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ＺＥＮ２０６１Ｐ／Ｆ
ZENIC INC.