pc1600cl Infineon Technologies Corporation, pc1600cl Datasheet - Page 13

• Manufacturer Part Number: pc1600cl
• Description: Registered Ddr Sdram-modules
• Manufacturer: Infineon Technologies Corporation

Figure 3
Data Sheet
DQS2
DQS6
DQS3
DQS5
DQS8
DQS4
DQS7
DQS1
DQS0
RS1
RS0
BA0-BA1
CKE1
S0
S1
A0-A13
RAS
CAS
CKE0
WE
V
SS
DQ0
DQ1
DQ2
DQ3
DQ16
DQ17
DQ18
DQ19
DQ24
DQ25
DQ26
DQ27
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ48
DQ49
DQ50
DQ51
DQ8
DQ9
DQ10
DQ11
CB0
CB1
CB2
CB3
DQ56
DQ57
DQ58
DQ59
PCK
PCK
Block Diagram: Two Ranks 128M
HYS72D128520GR on Raw Card N
* Wire per Clock Loading Table/Wiring Diagrams
R
E
G
I
S
T
E
R
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
RESET
RCKE1 -> CKE: SDRAMs D18-D35
RCKE0 -> CKE: SDRAMs D0-D17
RSO -> S : SDRAMs D0-D17
RS1 -> S : SDRAMs D18-D35
RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D35
RA0-RA13 -> A0-A13: SDRAMs D0- D35
RRAS -> RAS: SDRAMs D0-D35
RCAS -> CAS: SDRAMs D0-D35
RWE -> WE: SDRAMs D0-D35
S
D0
D2
D3
S
S
D4
S
D5
D6
S
S
S
S
S
D8
D1
D7
CK0, CK0 --------- PLL*
DM
DM
DM
DM
DM
DM
DM
DM
DM
I/O 3
I/O 2
I/O 1
I/O 0
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
D18
D20
D21
S
S
S
D22
S
D23
S
S
S
S
S
D26
D19
D25
DM
DM
DM
DM
DM
DM
DM
DM
DM
72 DDR SDRAM DIMM Modules ( 4 components)
SCL
13
HYS72D[128/64/32]5[00/20/21]GR–[7F/7/8]-B
DM2/DQS11
DM1/DQS10
DM6/DQS15
DM5/DQS14
DM0/DQS9
DM4/DQS13
DM3/DQS12
DM8/DQS17
DM7/DQS16
WP
Notes:
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.
3. DQ/DQS resistors should be 22 Ohms.
4. V
STRAP OUT (OPEN): V
STRAP IN (V
5. Address and control resistors should be 22 Ohms.
6. Each Chip Select and CKE pair alternate between decks for ther-
mal enhancement.
SA0 SA1 SA2
A0
Serial PD
DDID
A1
DQ4
DQ5
DQ6
DQ7
DQ20
DQ21
DQ22
DQ23
DQ28
DQ29
DQ30
DQ31
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
CB4
CB5
CB6
CB7
DQ12
DQ13
DQ14
DQ15
DQ60
DQ61
DQ62
DQ63
strap connections (for memory device V
Registered DDR SDRAM-Modules
A2
SS
): V
DD
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQS
DQS
DQS
DQS
SDA
DQS
DQS
DQS
DQS
DQS
DD
V
DDQ
V
= V
DDSPD
V
VREF
V
V
V
D9
D11
D12
D13
D14
D15
.
D10
D16
D17
DDQ
S
DD
SS
S
S
S
DDID
S
S
S
S
S
DDQ
DM
DM
DM
DM
DM
DM
DM
DM
DM
Pin Configuration
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
Rev. 1.03 2004-01
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DD
DQS
DQS
DQS
DQS
Strap: see Note 4
DQS
DQS
DQS
DQS
DQS
, V
DDQ
Serial PD
D0-D35
D0-D35
D0-D35
D0-D35
D27
D29
D30
S
D31
D32
D33
D35
D28
D34
S
S
S
S
S
S
S
S
):
DM
DM
DM
DM
DM
DM
DM
DM
DM