m393t5160qza Samsung Semiconductor, Inc., m393t5160qza Datasheet - Page 10

• Manufacturer Part Number: m393t5160qza
• Description: 240pin Registered Module Based On 1gb Q-die 72-bit Ecc
• Manufacturer: Samsung Semiconductor, Inc.

RDIMM
7.4 4GB, 512Mx72 Module - M393T5160QZA / M393T5160QZ3
S0*
S1*
BA0-BA1
A0-A13
RAS
CAS
WE
CKE0
CKE1
ODT0
ODT1
RESET**
* S0 connects to DCS and S1 connects to CSR on a pair of Registers,
** RESET, PCK7 and PCK7 connects to all Registers.
V
RS1
RS0
S1 connects to DCS and S0 connects to CSR on another pair of Registers.
Other signals connect to one pair of four Registers.
SS
PCK7**
DQS0
DQS0
DQS1
DQS1
DQS2
DQS2
DQS3
DQS3
DQS5
DQS5
DQS6
DQS6
DQS7
DQS7
DQS8
DQS8
DQS4
DQS4
PCK7**
DQ0
DQ1
DQ2
DQ3
DQ16
DQ17
DQ18
DQ19
DQ8
DQ9
DQ10
DQ11
DQ24
DQ25
DQ26
DQ27
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ48
DQ49
DQ50
DQ51
DQ56
DQ57
DQ58
DQ59
CB0
CB1
CB2
CB3
RST
DM
DM
DM
DM
DM
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
1:2
G
R
E
S
T
E
R
I
CS DQS DQS
D0
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D2
D3
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D1
D4
D5
D6
D7
D8
RSO-> CS : DDR2 SDRAMs D0-D17
RS1-> CS : DDR2 SDRAMs D18-D35
RBA0-RBA1 -> BA0-BA1 : DDR2 SDRAMs D0-D35
RA0-RA13 -> A0-A13 : DDR2 SDRAMs D0-D35
RRAS -> RAS : DDR2 SDRAMs D0-D35
RCAS -> CAS : DDR2 SDRAMs D0-D35
RWE -> WE : DDR2 SDRAMs D0-D35
RCKE0 -> CKE : DDR2 SDRAMs D0-D17
RCKE1 -> CKE : DDR2 SDRAMs D18-D35
RODT0 -> ODT0 : DDR2 SDRAMs D0-D17
RODT1 -> ODT1 : DDR2 SDRAMs D18-D35
(populated as 2 rank of x4 DDR2 SDRAMs)
DM/
DM/
DM
DM
DM/
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
CS DQS DQS
D18
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D19
D20
D21
D23
D24
D25
D26
D22
DM0/DQS9
NC/DQS9
DM1/DQS10
NC/DQS10
DM2/DQS11
NC/DQS11
DM3/DQS12
NC/DQS12
DM5/DQS14
NC/DQS14
DM6/DQS15
NC/DQS15
DM7DQS16
NC/DQS16
DM8/DQS17
NC/DQS17
DM4/DQS13
NC/DQS13
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
DQ20
DQ21
DQ22
DQ23
DQ28
DQ29
DQ30
DQ31
DQ44
DQ45
DQ46
DQ47
DQ36
DQ37
DQ38
DQ39
DQ52
DQ53
DQ54
DQ55
DQ60
DQ61
DQ62
DQ63
CB4
CB5
CB6
CB7
10 of 29
PAR_IN
DM
DM
DM
DM
DM
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
RESET
100K ohms
CS DQS DQS
D9
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
CK0
CK0
D10
D11
D12
CS DQS DQS
D14
D15
CS DQS DQS
D13
D16
D17
Signals for Address and Command Parity Function
OE
P
L
L
PAR_IN
PAR_IN
DM
DM
DM
DM
DM
DM
DM
DM
DM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
CS DQS DQS
Register A
Register B
D27
CS DQS DQS
CS DQS DQS
CS DQS DQS
CS DQS DQS
D29
D30
CS DQS DQS
D32
CS DQS DQS
CS DQS DQS
CS DQS DQS
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D35
PCK0-PCK6, PCK8, PCK9 -> CK : DDR2 SDRAMs D0-D35
PCK7 -> CK : Register
PCK7 -> CK : Register
D28
D31
D33
D34
D35
QERR
QERR
PPO
PPO
V
V
V
V
DDSPD
DD
REF
SS
SCL
Err_Out
/V
DDQ
DDR2 SDRAM
Rev. 1.1 July 2008
The resistors on Par_In, A14,
A15, and the signal line of
Err_Out refer to the section:
"Register Options for Unused
Address inputs"
WP
Serial PD
SA0 SA1 SA2
A0
A1
A2
Serial PD
D0 - D35
D0 - D35
D0 - D35
SDA