XC4VFX40-11FFG672C Xilinx Inc, XC4VFX40-11FFG672C Datasheet - Page 13

• Manufacturer Part Number: XC4VFX40-11FFG672C
• Description: IC FPGA VIRTEX-4 FX 40K 672-FBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-4r

Specifications of XC4VFX40-11FFG672C

• Number Of Logic Elements/cells: 41904
• Number Of Labs/clbs: 4656
• Total Ram Bits: 2654208
• Number Of I /o: 352
• Voltage - Supply: 1.14 V ~ 1.26 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 672-BBGA, FCBGA
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Number Of Gates: -

Virtex-4 FPGA User Guide
UG070 (v2.6) December 1, 2008
Chapter 5: Configurable Logic Blocks (CLBs)
R
Built-in Block RAM Error Correction Code
CLB Overview
CLB / Slice Timing Models
CLB Primitives and Verilog/VHDL Examples
Solution Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
Top-Level View of the Block RAM ECC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . 178
Block RAM ECC Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Block RAM ECC Port Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Error Status Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Block RAM ECC Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Block RAM ECC VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Slice Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
General Slice Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Slice Distributed RAM Timing Model and Parameters
Slice SRL Timing Model and Parameters (Available in SLICEM only) . . . . . . . . . . . 211
Slice Carry-Chain Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Distributed RAM Primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
VHDL and Verilog Instantiations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
(Available in SLICEM only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Performance
Design Files
Block RAM ECC VHDL Template
Block RAM ECC Verilog Template
CLB/Slice Configurations
Look-Up Table (LUT)
Storage Elements
Distributed RAM and Memory (Available in SLICEM only)
Read Only Memory (ROM)
Shift Registers (Available in SLICEM only)
Shift Register Data Flow
Multiplexers
Designing Large Multiplexers
Fast Lookahead Carry Logic
Arithmetic Logic
Timing Parameters
Timing Characteristics
Distributed RAM Timing Parameters
Distributed RAM Timing Characteristics
Slice SRL Timing Parameters
Slice SRL Timing Characteristics
Slice Carry-Chain Timing Parameters
Slice Carry-Chain Timing Characteristics
Clock - WCLK
Enable - WE
Address - A0, A1, A2, A3 (A4, A5)
Data In - D
Data Out - O, SPO, and DPO
Inverting Control Pins
Global Set/Reset - GSR
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
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www.xilinx.com
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