HYS64T128021GDL-37-A INFINEON [Infineon Technologies AG], HYS64T128021GDL-37-A Datasheet - Page 16

• Manufacturer Part Number: HYS64T128021GDL-37-A
• Description: 200-Pin Small Outline Dual-In-Line Memory Module
• Manufacturer: INFINEON [Infineon Technologies AG]

Figure 3
Note
1. DQ, DQS, DQS, DM resistors are 22
Data Sheet
Block Diagram Raw Card A (64M x 64, 2 ranks, x16)
CS1
CS0
DM1
DQS1
DQS1
DQS3
DQS3
DM3
DQS0
DQS0
DM0
DQS2
DQS2
DM2
3.0 +/- 5%
V DDSPD
VREF
V DD
V SS
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
BA0, BA1
A0 - A12
CAS
WE
CKE0
CKE1
RAS
ODT0
ODT1
UDQS
UDQS
UDM
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/0 14
I/O 15
UDQS
UDQS
UDM
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/0 14
I/O 15
O 12
O 12
CS
CS
D0
D1
BA0, BA1 : SDRAMs D0 - D3
A0 - A12 : SDRAMs D0 - D3
RAS
CAS
WE
CKE
CKE
ODT
ODT
EEPROM
D0 - D7
(VDD & VDDQ)
D0 - D7
D0 - D7
: SDRAMs D0 - D3
: SDRAMs D0 - D3
: SDRAMs D0 - D3
: SDRAMs D0 - D3
: SDRAMs D4 - D7
: SDRAMs D0 - D3
: SDRAMs D4 - D7
5 %
UDQS
UDQS
UDM
I/0 14
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/O 15
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/0 14
I/O 15
O 12
O 12
CS
CS
D4
D5
HYS64T[32000/64020/128021][G/H]DL–[3.7/5]–A
SCL
16
WP
Serial PD
2. S0, S1, BAn, An, RAS, CAS, WE, ODT0, ODT1,
SA0 SA1
DQS5
DQS5
DM5
DQS7
DQS7
DM7
DQS4
DQS4
DM4
DQS6
DQS6
DM6
A0
Address and control resistors are 3.0
DQ-to-I/O wiring may be changed within a byte
DQ/DQS/DQS/DM/CKE/CS relationships must be maintained as shown
DQ/DQS/DQS/DM resistors are 22
A1
CKEO, CKE1 resistors are 3
A2
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
SDA
UDQS
UDQS
UDM
I/0 14
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/O 15
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/0 14
I/O 15
O 12
O 12
Clock Input
CS
CS
CK0, CK0
CK1, CK1
+/- 5%
D2
D3
+/- 5%
Clock Wiring
SDRAMs
4 SDRAMs
4 SDRAMs
UDQS
UDQS
UDM
I/0 14
UDQS
UDQS
UDM
I/0 14
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/O 15
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/
I/O 13
I/O 15
O 12
O 12
512 Mbit DDR2 SDRAM
CS
CS
D6
D7
09122003-FTXN-KM26
Rev. 0.91, 2004-06
5 %
Block Diagrams