EP3C10M164C8N Altera, EP3C10M164C8N Datasheet - Page 66

• Manufacturer Part Number: EP3C10M164C8N
• Description: IC CYCLONE III FPGA 402MHZ BGA-164
• Manufacturer: Altera
• Series: Cyclone IIIr

Specifications of EP3C10M164C8N

• No. Of Logic Blocks: 645
• Family Type: Cyclone III
• No. Of I/o's: 106
• I/o Supply Voltage: 3.3V
• Operating Frequency Max: 402MHz
• Operating Temperature Range: 0°C To +85°C
• Family Name: Cyclone III
• Number Of Logic Blocks/elements: 10320
• # I/os (max): 106
• Frequency (max): 402MHz
• Process Technology: 65nm
• Operating Supply Voltage (typ): 1.2V
• Logic Cells: 10320
• Ram Bits: 423936
• Operating Supply Voltage (min): 1.15V
• Operating Supply Voltage (max): 1.25V
• Operating Temp Range: 0C to 85C
• Operating Temperature Classification: Commercial
• Mounting: Surface Mount
• Pin Count: 164
• Package Type: MBGA
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant

5–2
Table 5–1. Cyclone III Device Family GCLK Network Connections (Part 1 of 2)
Cyclone III Device Handbook, Volume 1
CLK0/DIFFCLK_0p
CLK1/DIFFCLK_0n
CLK2/DIFFCLK_1p
CLK3/DIFFCLK_1n
CLK4/DIFFCLK_2p
CLK5/DIFFCLK_2n
CLK6/DIFFCLK_3p
CLK7/DIFFCLK_3n
CLK8/DIFFCLK_5n
(2)
CLK9/DIFFCLK_5p
(2)
CLK10/DIFFCLK_4n
(2)
CLK11/DIFFCLK_4p
(2)
CLK12/DIFFCLK_7n
(2)
CLK13/DIFFCLK_7p
(2)
CLK14/DIFFCLK_6n
(2)
CLK15/DIFFCLK_6p
(2)
PLL1_C0
PLL1_C1
PLL1_C2
PLL1_C3
PLL1_C4
PLL2_C0
PLL2_C1
PLL2_C2
PLL2_C3
PLL2_C4
PLL3_C0
PLL3_C1
PLL3_C2
PLL3_C3
PLL3_C4
GCLK Network Clock
Sources
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
(3)
Table 5–1
v
—
—
v
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
v
—
v
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
—
— —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
0
—
v v
v
— —
v
v
— —
—
1
lists the connectivity of the clock sources to the GCLK networks.
v
v
v
—
— —
—
2
—
—
v v
v
v
—
v
—
3
v
— — — —
v
v
— — — —
— — — —
— — — —
—
— —
— —
—
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
—
— —
—
— —
— — —
— — — —
— — — —
— — — —
— — — —
4
v
v
v
v
— — —
— — —
— — —
— — —
5
v v
v
v
v
—
— —
— —
—
6
v
—
—
v
—
v
7
GCLK Networks
Chapter 5: Clock Networks and PLLs in the Cyclone III Device Family
v v
v
v
v
— — — — —
— — — — —
— — — — —
— — — — —
—
— — — — —
— —
— — —
— — —
— —
— — — — —
— — — — —
— — — — —
— — — — —
— — — — —
— — — — —
— — — — —
— — — — —
— — — — —
—
— — — — —
—
— —
— — —
— —
— — —
— — — —
8
v
v
v
— — — —
— — — —
— — — —
9
v
v
v
v
10 11 12 13 14 15 16 17 18 19
— — —
— — —
— — —
— — — — — — —
(Note 1)
—
v v
v
— —
— —
v
—
v
v
—
—
v
—
v
© December 2009 Altera Corporation
v v
v
v
v
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
—
— — — —
— —
— — —
— — —
— —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
— — — —
—
— — — —
—
v
v
v
— — — — — —
— — —
— — —
v
v
— —
— —
— —
— —
—
v v
v
—
Clock Networks
v
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
—
—
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
— — —
v v
v
—
— —
v
—