XC5VSX50T-2FF665C Xilinx Inc, XC5VSX50T-2FF665C Datasheet - Page 19

• Manufacturer Part Number: XC5VSX50T-2FF665C
• Description: IC FPGA VIRTEX-5 50K 665FCBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-5 SXTr

Specifications of XC5VSX50T-2FF665C

• Number Of Logic Elements/cells: 52224
• Number Of Labs/clbs: 4080
• Total Ram Bits: 4866048
• Number Of I /o: 360
• Voltage - Supply: 0.95 V ~ 1.05 V
• Mounting Type: Surface Mount
• Operating Temperature: 0°C ~ 85°C
• Package / Case: 665-BBGA, FCBGA
• For Use With: HW-V5-ML506-UNI-G - EVALUATION PLATFORM VIRTEX-5
• Lead Free Status / RoHS Status: Contains lead / RoHS non-compliant
• Number Of Gates: -

Virtex-5 FPGA User Guide
UG190 (v5.3) May 17, 2010
Index
Output Parallel-to-Serial Logic Resources (OSERDES)
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ISERDES VHDL and Verilog Instantiation Template. . . . . . . . . . . . . . . . . . . . . . . . . . 365
BITSLIP Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
OSERDES Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
OSERDES Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
OSERDES Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
OSERDES Clocking Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
OSERDES Width Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
OSERDES Latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
OSERDES Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
OSERDES VHDL and Verilog Instantiation Templates . . . . . . . . . . . . . . . . . . . . . . . . 382
Timing Characteristics
Reset Input Timing
Bitslip Operation
Bitslip Timing Model and Parameters
Data Parallel-to-Serial Converter
3-State Parallel-to-Serial Conversion
Data Path Output - OQ
3-state Control Output - TQ
High-Speed Clock Input - CLK
Divided Clock Input - CLKDIV
Parallel Data Inputs - D1 to D6
Output Data Clock Enable - OCE
Parallel 3-state Inputs - T1 to T4
3-state Signal Clock Enable - TCE
Reset Input - SR
DATA_RATE_OQ Attribute
DATA_RATE_TQ Attribute
DATA_WIDTH Attribute
SERDES_MODE Attribute
TRISTATE_WIDTH Attribute
Guidelines for Expanding the Parallel-to-Serial Converter Bit Width
Timing Characteristics of 2:1 SDR Serialization
Timing Characteristics of 8:1 DDR Serialization
Timing Characteristics of 4:1 DDR 3-State Controller Serialization
Reset Output Timing
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www.xilinx.com
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