HYS64D128020GU-8-A INFINEON [Infineon Technologies AG], HYS64D128020GU-8-A Datasheet - Page 7
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HYS64D128020GU-8-A
Manufacturer Part Number
HYS64D128020GU-8-A
Description
2.5 V 184-pin Unbuffered DDR-I SDRAM Modules
Manufacturer
INFINEON [Infineon Technologies AG]
Datasheet
1.HYS64D128020GU-8-A.pdf
(18 pages)
INFINEON Technologies
Block Diagram: One Bank 64M x 72 DDR-I SDRAM DIMM Module
HYS72D64000GU using x8 organized SDRAMs
BA0, BA1
A0 - A11,A12
V
VREF
V
V
DD,
SS
DDID
V
DDQ
DM1/DQS10
DQS2
DM2/DQS11
DQS3
DM3/DQS12
DQS1
DQS8
DM8/DQS17
DM0/DQS9
DQS0
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQ15
BA0, BA1: SDRAMs D0 - D8
A0 - A11, A12: SDRAMs D0 - D8
S0
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
DM
DM
DM
DM
DM
D0 - D8
D0 - D8
D0 - D8
CS
D0
CS
D1
D2
CS
D3
CS
D8
CS
DQS
DQS
DQS
DQS
DQS
RAS
CAS
CKE0
WE
DQS4
DM4/DQS13
DQS5
DM5/DQS14
CKE: SDRAMs D0 - D8
WE: SDRAMs D0 - D8
RAS: SDRAMs D0 - D8
CAS: SDRAMs D0 - D8
DQS6
DM6/DQS15
DM7/DQS16
DQS7
7
Unbuffered DDR-I SDRAM-Modules
HYS64/72D64000/128020GU-7/8-A
SCL
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
SA0
A0
Serial PD
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/S relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
SA1
A1
DM
DM
DM
DM
*CK0/CK0
*CK1/CK1
*CK2/CK2
Clock
* Wire per Clock Loading
Input
SA2
Table/Wiring Diagrams
A2
CS
CS
CS
CS
D4
D5
D6
D7
* Clock Wiring
DQS
DQS
DQS
DQS
SDA
SDRAMs
3 SDRAMs
3 SDRAMs
3 SDRAMs
2002-09-10 (rev.0.81)