PEB20571FV31XP Infineon Technologies, PEB20571FV31XP Datasheet - Page 15

• Manufacturer Part Number: PEB20571FV31XP
• Manufacturer: Infineon Technologies

Specifications of PEB20571FV31XP

• Lead Free Status / Rohs Status: Compliant

List of Tables
Table 1
Table 2
Table 3
Table 4
Table 5
Table 6
Table 7
Table 8
Table 9
Table 10
Table 11
Table 12
Table 13
Table 14
Table 15
Table 16
Table 17
Table 18
Table 19
Table 20
Table 21
Table 22
Table 23
Table 24
Table 25
Table 26
Table 27
Table 28
Table 29
Table 30
Table 31
Table 32
Table 33
Table 34
Table 35
Table 36
Table 37
Table 38
Table 39
Table 40
Table 41
Data Sheet
IOM®-2 Interface Pins (DELIC-LC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
IOM-2000 Interface / LNC Port 1 (DELIC-LC) . . . . . . . . . . . . . . . . . . . 14
LNC Port 0 (DELIC-LC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Microprocessor Bus Interface Pins (DELIC-LC). . . . . . . . . . . . . . . . . . 16
PCM Interface Ports 0 ... 3 / LNC Ports 2 ... 3 (DELIC-LC) . . . . . . . . . 18
Clock Generator Pins (DELIC-LC) (additionally to IOM/PCM clocks) . 20
Power Supply Pins (DELIC-LC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
JTAG and Emulation Interface Pins (DELIC-LC) . . . . . . . . . . . . . . . . . 22
Test Interface Pins (DELIC-LC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
IOM®-2 Interface Pins (DELIC-PB) . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
IOM-2000 Interface / LNC Port 1 (DELIC-PB) . . . . . . . . . . . . . . . . . . . 26
LNC Port 0 (DELIC-PB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Microprocessor Bus Interface Pins (DELIC-PB) . . . . . . . . . . . . . . . . . 28
PCM Interface Ports 0 ... 3 / LNC Ports 2 ... 3 (DELIC-PB) . . . . . . . . . 31
Clock Generator Pins (DELIC-PB) (Additionally to IOM/PCM Clocks). 34
Power Supply Pins (DELIC-PB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
JTAG and Emulation Interface Pins (DELIC-PB) . . . . . . . . . . . . . . . . . 36
Test Interface Pins (DELIC-PB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Strap Pins (Evaluated During Reset) . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Control Bits in S/T Mode on DR Line . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Control Bits in S/T Mode on DX Line . . . . . . . . . . . . . . . . . . . . . . . . . . 42
INFO Structure on UPN Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
UPN State Machine Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
LT-S State Machine Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
LT-T Mode State Machine Codes (Conditional States) . . . . . . . . . . . . 58
TAP Controller Instruction Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Differences Between DELIC-LC and DELIC-PB . . . . . . . . . . . . . . . . . 69
D-Echo Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
S/T Mode Multiframe Bit Positions. . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
I-Buffer Logical Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
D-Buffer Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
DCL Frequency in Different IOM-2 Modes. . . . . . . . . . . . . . . . . . . . . 100
I-Buffer Logical Memory Mapping of Input Buffers. . . . . . . . . . . . . . . 106
I-Buffer Logical Memory Mapping of Output Buffers . . . . . . . . . . . . . 106
DSP Access to D-Buffer Input Blocks . . . . . . . . . . . . . . . . . . . . . . . . 106
DSP Access to D-Buffer Output Blocks . . . . . . . . . . . . . . . . . . . . . . . 107
PCM TSC in 4 x 32 TS Mode (4 x 2 MBit/s) . . . . . . . . . . . . . . . . . . . 109
PCM TSC in 2 x 64 TS Mode (2 x 4MBit/s) . . . . . . . . . . . . . . . . . . . . 109
PCM TSC in 1 x 128 TS (1 x 8 MBit/s) and 1 x 256 TS (1 x 16 MBit/s) (1st
Half) Mode 110
PCM TSC in 1 x 256 TS (1 x 16 MBit/s) (2nd Half) Mode . . . . . . . . . 110
GHDLCU Receive Buffer Configuration . . . . . . . . . . . . . . . . . . . . . . . 123
PEB 20570
PEB 20571
2003-07-31
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