UPD78F0552MA-FAA-AX Renesas Electronics America, UPD78F0552MA-FAA-AX Datasheet - Page 114

• Manufacturer Part Number: UPD78F0552MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0552MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 16KB (16K x 8)
• Program Memory Type: FLASH
• Ram Size: 768 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

<R>
FF00H
FF01H
FF02H
FF03H
FF04H
FF05H
FF06H
FF07H
FF08H
FF09H
FF0AH
FF0BH
FF0CH
FF0DH
FF0EH
FF0FH
FF10H
FF11H
FF12H
FF13H
FF14H
FF15H
FF16H
FF17H
FF18H
FF19H
FF1AH
FF1BH
FF1CH to
FF1EH
FF1FH
Address
78K0/Kx2-L
Notes 1. 48-pin products only.
Remark
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
2. 44-pin and 48-pin products only.
3. Only P120 is R/W.
4. This bit is incorporated only in products with operational amplifier.
AD ADCRL
CR
P0
P1
P2
P3
P4
P6
P7
RXB6
TXB6
P12
ADCRH
ADS
SIO10
TM00
CR000
CR010
TM50
CR50
CMP00
CMP10
CMP01
CMP11
TM51
Symbol
Note2
For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0, and
is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
−
−
P17
P27
Note2
7
0
0
−
0
0
−
−
−
−
0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
0
0
0
<ADOAS>
P16
P26
Note4
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
6
0
0
0
0
0
0
0
Table 3-10. Special Function Register List: 78K0/KC2-L (1/6)
P75
P125
P15
P25
5
0
0
0
−
0
−
0
−
−
−
0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Note1
P74
P124
P14
P24
4
0
0
0
−
0
−
0
−
−
−
0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Note1
Bit No.
<ADS3> <ADS2> <ADS1> <ADS0>
P123
P13
P23
P33
P63
P73
Note2
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
3
0
0
0
P02
P42
P122
P12
P22
P32
P62
P72
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
2
0
Note1
Note1
P121
P21
P71
P01
P11
P31
P41
P61
Note2
1
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
P120
P00
P10
P20
P30
P40
P60
P70
Note2
0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
R
R
R
Note3
R
R
R
R
−
R
CHAPTER 3 CPU ARCHITECTURE
1
√
√
√
√
√
−
√
√
−
−
−
−
√
−
√
−
−
−
−
−
−
−
−
−
−
−
−
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
√
−
−
−
−
−
−
√
√
√
−
−
−
−
−
−
−
−
0000H
0000H
0000H
0000H
Reset
After
00H
00H
00H
00H
00H
00H
00H
00H
FFH
FFH
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
−
−
412, 439
172
172
172
172
172
172
172
411
410
452
453
172
411
566
243
244
244
317
317
338
338
338
338
317
−
−
100