is43dr16320-3dbli

Manufacturer Part Numberis43dr16320-3dbli
Description512mb X8, X16 Ddr2 Sdram
ManufacturerIntegrated Silicon Solution, Inc.
is43dr16320-3dbli datasheet
 
1
Page 1
2
Page 2
3
Page 3
4
Page 4
5
Page 5
6
Page 6
7
Page 7
8
Page 8
9
Page 9
10
Page 10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
Page 1/29

Download datasheet (861Kb)Embed
Next
IS43DR86400, IS43/46DR16320  
512Mb (x8, x16) DDR2 SDRAM
FEATURES 
Clock frequency up to 400MHz 
Posted CAS 
Programmable CAS Latency: 3, 4, 5 and 6 
Programmable Additive Latency: 0, 1, 2, 3, 4 and 5 
Write Latency = Read Latency‐1 
Programmable Burst Sequence: Sequential or 
Interleave 
Programmable Burst Length: 4 and 8 
Automatic and Controlled Precharge Command 
Power Down Mode 
Auto Refresh and Self Refresh 
Refresh Interval: 7.8 μs (8192 cycles/64 ms) 
OCD (Off‐Chip Driver Impedance Adjustment) 
ODT (On‐Die Termination) 
Weak Strength Data‐Output Driver Option 
Bidirectional differential Data Strobe (Single‐
ended data‐strobe is an optional feature) 
OPTIONS   
 
• Configuration: 
64Mx8 (16M x 8 x 4 banks) 
32Mx16 (8M x 16 x 4 banks)  
• Package: 
60‐ball FBGA  for x8 
84‐ball FBGA for x16 
Clock Cycle Timing
 
 
‐5B 
 Speed Grade 
DDR2‐400B 
CL‐tRCD‐tRP 
3‐3‐3 
tCK (CL=3) 
tCK (CL=4) 
tCK (CL=5) 
tCK (CL=6) 
Frequency (max) 
200 
Note: The ‐5B device specification is shown for reference only. 
 
 
 
 
Copyright © 2006 Integrated Silicon Solution, Inc. All rights reserved. ISSI reserves the right to make changes to this specification and its products at any time without 
notice. ISSI assumes no liability arising out of the application or use of any information, products or services described herein. Customers are advised to obtain the 
latest version of this device specification before relying on any published information and before placing orders for products. 
Integrated Silicon Solution, Inc. – www.issi.com –
Rev. 00A, 11/17/2009
On‐Chip DLL aligns DQ and DQs transitions with 
CK transitions 
Differential clock inputs CK and CK# 
VDD and VDDQ = 1.8V ± 0.1V 
PASR (Partial Array Self Refresh) 
SSTL_18 interface 
tRAS lockout supported 
Read Data Strobe supported (x8 only) 
Internal four bank operations with single pulsed 
RAS 
Operating temperature: 
Commercial (T
Industrial (T
Automotive, A1 (T
95°C) 
ADDRESS TABLE 
Parameter 
Row  Addressing 
Column Addressing 
Bank Addressing 
Precharge Addressing 
‐37C 
‐3D 
DDR2‐533C 
DDR2‐667D 
4‐4‐4 
5‐5‐5 
3.75 
3.75 
3.75 
3.75 
266 
333 
PRELIMINARY INFORMATION  
NOVEMBER 2009
= 0°C to +70°C ; T
= 0°C to 85°C) 
= ‐40°C to +85°C; T
= ‐40°C to 95°C) 
= ‐40°C to +85°C; T
= ‐40°C to 
64Mx8 
32Mx16 
A0‐A13 
A0‐A12 
A0‐A9 
A0‐A9 
BA0‐BA1 
BA0‐BA1 
A10 
A10 
‐25E 
‐25D 
DDR2‐800E 
DDR2‐800D 
6‐6‐6 
5‐5‐5 
3.75 
3.75 
2.5 
2.5 
2.5 
400 
400 
Units 
 
tCK 
ns 
ns 
ns 
ns 
MHz 
1

is43dr16320-3dbli Summary of contents

  • Page 1

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 • ...

  • Page 2

    ... DQ power supply VSSQ DQ ground VREF Reference voltage VDDL DLL power supply VSSDL DLL ground ODT On Die Termination Enable NC No connect Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 RDQS VDD VSS B DQ6 VSSQ DM/RDQS C VDDQ ...

  • Page 3

    ... DQ power supply VSSQ DQ ground VREF Reference voltage VDDL DLL power supply VSSDL DLL ground ODT On Die Termination Enable NC No connect Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 VDD NC VSS VSSQ B DQ14 VSSQ UDM UDQS ...

  • Page 4

    ... The DDR2 SDRAM is now ready for normal operation.    Note*: To guarantee ODT off, VREF must be valid and a LOW level must be applied to the ODT pin.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 4 ...

  • Page 5

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 6

    ... A3  ‐  A5  determines  the  additive  latency,  A2  and  A6  are  used  for  ODT  value  selection, A7 ‐ A9 are used for OCD control, A10 is used for DQS# disable and A11 is used for RDQS enable.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 A12 Active  ...

  • Page 7

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 8

    ... No function is defined in extended mode register 3. The default value of the extended mode register 3 is not defined. Therefore, the  extended mode register 3 must be programmed during initialization for proper operation.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 9

    ... VREF must be maintained during Self Refresh operation.  9. An refers to the MSBs of addresseses. An=A13 for x8, and An=A12 for x16.     Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 BA0 A13 A12 ...

  • Page 10

    ... Name (Functional) Write Enable Write Inhibit Note:   1. Used to mask write data, provided coincident with the corresponding data.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 CKE Command (N) (1) RAS#, CAS#, WE#, CS# Current Cycle ...

  • Page 11

    ... REFRESH is used during normal operation of the DDR2 SDRAM and is analogous to CAS#‐before‐RAS# (CBR) REFRESH. All banks must  be in the idle mode prior to issuing a REFRESH command. This command is nonpersistent, so it must be issued each time a refresh is  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 12

    ... ODT turn off time min, tAOF(Min), is when the device starts to turn off the ODT resistance. ODT turn off time max, tAOF(Max) is when the bus is in high  impedance. Both are measured from tAOFD. Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 13

    ... ODT Timing for Precharge Power‐Down Mode  Note: Both ODT to Power Down Endtry and Exit Latencies tANPD and tAXPD are not met, therefore Power‐Down Mode timings have to be applied.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 14

    ... Both temperature specifications must be met.  AC and DC Logic Input Levels  Single‐ended DC Input Logic Level  Symbol  VIH(DC)   VIL(DC)   Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 Parameter  Min.  1.7  1.7  ...

  • Page 15

    ... The typical value of VIX(AC) is expected to be about 0.5 x VDDQ of the transmitting device and VIX(AC) is expected to track variations in VDDQ. VIX(AC) indicates  the voltage at which differential input signals must cross.    Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 DDR2‐400, DDR2‐533  ...

  • Page 16

    ... Note: Please refer to AC Overshoot and Undershoot Definition Diagram.  AC Overshoot and Undershoot Definition Diagram  DDQ Volts ( SSQ Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 V DDQ Crossing point SSQ Min.  ...

  • Page 17

    ... Input Capacitance (all other input‐only pins)  Input Capacitance Delta (all other input‐only  pins)  I/O Capacitance (DQ, DM, DQS, DQS#)  I/O Capacitance Delta (DQ, DM, DQS, DQS#)  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 Parameter  Parameter  Parameter  ...

  • Page 18

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 Symbol  ...

  • Page 19

    ... SWITCHING is defined as inputs are changing between HIGH and LOW every other clock for address and control signals, and inputs changing 50% of  each data transfer for DQ signals.  3. Legend: A=Activate, RA=Read with Auto‐Precharge, D=DESELECT.    Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 19 ...

  • Page 20

    ... IDD4W  x16  IDD5B  x8/x16  IDD6  x8/x16  x8  IDD7  x16  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ‐5B  ‐37C  ‐3D  80  80  90  90  90  95  ...

  • Page 21

    ... Write DQS Low Level Width  CLK to First Rising Edge of DQS‐ In  Data‐In Setup Time to DQS‐In  (DQ, DM)  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ‐5B  ‐37C  DDR2‐400B  ...

  • Page 22

    ... Minimum time clocks remains  ON after CKE asynchronously  tDELAY  drops LOW  CKE minimum high and low  pulse width  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ‐5B  ‐37C  DDR2‐400B  DDR2‐533C  ...

  • Page 23

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ‐5B  ...

  • Page 24

    ... Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 ...

  • Page 25

    ... IS43DR86400‐25EBL    IS43DR16320‐25EBL  5‐5‐5  IS43DR86400‐25DBL    IS43DR16320‐25DBL  Organization  Package  64Mb x 8  60‐ball FBGA, lead free  32Mb x 16  84‐ball FBGA, lead free  ...

  • Page 26

    ... IS43DR86400‐25EBLI    IS43DR16320‐25EBLI  5‐5‐5  IS43DR86400‐25DBLI    IS43DR16320‐25DBLI  Organization  Package  64Mb x 8  60‐ball FBGA, lead free  32Mb x 16  84‐ball FBGA, lead free  ...

  • Page 27

    ... DDR2‐533C  333 MHz  DDR2‐667D  Notes:   Please contact ISSI for availability of leaded BGA options.  Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 = − 40°C to +85°C  A  CL‐t ‐ ...

  • Page 28

    ... IS43DR86400, IS43/46DR16320   PACKAGE OUTLINE DRAWING 60-ball FBGA: Fine Pitch Ball Grid Array Outline (x8) Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 28 ...

  • Page 29

    ... IS43DR86400, IS43/46DR16320   PACKAGE OUTLINE DRAWING 84-ball FBGA: Fine Pitch Ball Grid Array Outline (x16) Integrated Silicon Solution, Inc. – www.issi.com – Rev. 00A, 11/17/2009 29 ...