UPD78F0551MA-FAA-AX Renesas Electronics America, UPD78F0551MA-FAA-AX Datasheet - Page 101

• Manufacturer Part Number: UPD78F0551MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0551MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 8KB (8K x 8)
• Program Memory Type: FLASH
• Ram Size: 512 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

FF26H
FF27H
FF28H
FF29H
FF2AH
FF2BH
FF2CH
FF2DH
FF2EH
FF2FH
FF30H
FF31H
FF32H
FF33H
FF34H
FF35H
FF36H
FF37H to
FF3BH
FF3CH
FF3DH
FF3EH
FF3FH
FF40H
FF41H
FF42H
FF43H
FF44H to
FF47H
FF48H
FF49H
FF4AH to
FF4EH
FF4FH
FF50H
Address
78K0/Kx2-L
Remark For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0, and
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
PM6
ADM0
POM6
FPCTL
RSTMASK
ADPC0
PU0
PU3
PU6
PU12
RMC
PIM6
CR51
TMC51
EGPCTL0
EGNCTL0
ISC
ASIM6
Symbol
is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
−
−
−
−
−
−
−
−
−
−
−
−
−
<ADCS>
<TCE51>
<POWE
Table 3-7. Special Function Register List: 78K0/KA2-L (20-pin products) (2/4)
R6>
7
1
−
−
0
0
−
0
0
−
0
−
−
0
−
0
−
0
−
0
−
−
−
−
−
0
0
−
0
<TXE6> <RXE6>
6
−
0
−
−
0
0
−
−
−
−
−
−
0
−
−
−
−
0
−
−
1
0
0
0
0
0
0
0
0
0
ADPCS5 ADPCS4 ADPCS3 ADPCS2 ADPCS1 ADPCS0
PU125
RSTM
FR2
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
5
1
0
0
0
0
0
0
0
0
0
0
PS61
FR1
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
4
1
0
0
0
0
0
0
0
0
0
0
0
0
Bit No.
EGN3
EGP3
PS60
FR0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
3
1
0
0
0
0
0
0
0
0
0
0
EGP2
EGN2
PU32
CL6
LV1
2
1
−
−
0
0
−
0
−
0
−
−
−
0
−
0
−
0
−
−
−
−
0
−
−
0
POM61 POM60
PIM61
EGP1
EGN1
PM61
PU01
PU31
PU61
ISC1
LV0
SL6
1
−
−
0
−
0
−
−
−
−
−
0
−
−
−
−
−
0
−
−
<ADCE>
<FLMD
ISRM6
PIM60
PUP>
EGP0
EGN0
PM60
PU00
PU30
PU60
ISC0
0
−
−
−
0
−
−
−
−
−
0
−
−
−
−
−
0
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
−
−
−
−
−
−
−
−
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
1
√
−
√
−
√
√
−
√
√
−
√
−
−
√
−
√
−
√
−
√
−
−
−
−
√
−
√
√
−
√
√
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
−
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Reset
After
FFH
00H
00H
00H
00H
00H
00H
00H
00H
20H
00H
00H
00H
00H
00H
00H
00H
01H
−
−
−
−
−
−
−
−
−
−
−
−
−
167, 463,
180, 464,
181, 413,
504, 573
179, 503
405
504
713
180
437
177
177
177
177
691
317
320
619
619
463
454
−
−
−
−
−
−
−
−
−
−
−
−
−
87