UPD78F0555MA-FAA-AX Renesas Electronics America, UPD78F0555MA-FAA-AX Datasheet - Page 106

• Manufacturer Part Number: UPD78F0555MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0555MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 4KB (4K x 8)
• Program Memory Type: FLASH
• Ram Size: 384 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

<R>
Notes 1. This bit is incorporated only in products with operational amplifier y
Remark For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0, and is
FF44H to
FF47H
FF42H
FF43H
FF48H
FF49H
FF4AH to
FF4EH
FF4FH
FF50H
FF51H
FF52H
FF53H
FF54H
FF55H
FF56H
FF57H
FF58H
FF59H to
FF5FH
FF60H
FF61H to
FF6BH
FF6CH
FF6DH
FF6EH to
FF7BH
FF7CH
FF7DH to
FF87H
FF88H
FF89H
FF8AH to
FF8BH
FF8CH
Address
78K0/Kx2-L
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
2. The reset value of WDTE is determined by setting of option byte.
TMC51
EGPCTL0
EGNCTL0
ISC
ASIM6
ASIS6
ASIF6
CKSR6
BRGC6
ASICL6
TMHMD1
TMCYC1
SOTB11
CSIM11
CSIC11
TCL51
defined as an sfr variable using the #pragma sfr directive in the CC78K0.
AMP0M
Symbol
Note 1
−
−
−
−
−
−
−
−
−
−
Table 3-8. Special Function Register List: 78K0/KA2-L (25-pin and 32-pin products) (3/5)
<TCE51>
<SBRF6> <SBRT6> SBTT6 SBL62
<POWE
MDL67 MDL66 MDL65 MDL64 MDL63 MDL62 MDL61 MDL60
MP0E>
<CSIE
<OPA
<TMH
E1>
R6>
11>
−
−
−
−
−
−
−
−
−
−
0
−
0
7
0
0
0
0
0
0
0
<TXE6> <RXE6>
<PGAE
CKS12 CKS11 CKS10
TRMD
N>
11
6
−
0
−
0
0
−
0
−
0
−
0
0
−
−
0
−
−
−
0
−
0
SSE11
EGP5
EGN5
−
−
0
0
5
−
0
−
−
0
−
0
−
0
0
−
0
−
0
−
−
CKP11 DAP11
DIR11
EGP4
EGN4
PS61
4
−
0
−
−
0
−
0
−
0
0
−
0
−
0
−
−
−
−
0
Bit No.
TPS63 TPS62 TPS61 TPS60
SBL61
TMMD
EGP3
EGN3
PS60
11
−
−
−
−
−
−
−
−
−
−
−
0
3
0
0
0
0
0
0
0
TCL512 TCL511 TCL510
CKS10
SBL60
TMMD
EGP2
EGN2
RMC1
CL6
PE6
10
2
−
0
−
−
0
−
−
0
−
0
−
−
−
−
0
2
−
<AMP0
<TOLE
TXBF6 TXSF6
CKS10
NRZB1 <NRZ1>
VG1>
ISC1
DIR6
SL6
FE6
V1>
−
−
−
−
−
−
−
−
−
−
−
1
0
0
0
0
1
TXDLV6
<AMP0
ISRM6
CKS10
CSOT
EGP0
EGN0
OVE6
VG0>
<TOE
ISC0
N1>
11
0
−
0
−
−
−
−
−
−
−
−
−
0
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R
R
−
−
−
−
−
−
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
1
√
√
√
√
√
√
√
√
√
√
√
√
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Reset
After
FFH
00H
00H
00H
00H
01H
00H
00H
00H
16H
00H
00H
00H
00H
00H
00H
00H
−
−
−
−
−
−
−
−
−
−
463
454
457
458
458
460
461
436
339
343
565
566
569
318
320
619
619
−
−
−
−
−
−
−
−
−
−
92