UPD78F0555MA-FAA-AX Renesas Electronics America, UPD78F0555MA-FAA-AX Datasheet - Page 117

• Manufacturer Part Number: UPD78F0555MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0555MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 4KB (4K x 8)
• Program Memory Type: FLASH
• Ram Size: 384 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

FF6BH
FF6CH
FF6DH
FF6EH
FF6FH
FF70H to
FF79H
FF7AH
FF7BH
FF7CH
FF7DH
to FF7FH
FF80H
FF81H
FF82H
FF83H
FF84H
FF85H to
FF87H
FF88H
FF89H
FF8AH to
FF8BH
FF8CH
FF8DH to
FF98H
FF99H
FF9AH
FF9BH
FF9CH
Address
78K0/Kx2-L
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
Notes 1. 48-pin products only.
Remark
TMC50
TMHMD1
TMCYC1
KRM
RTCC2
SIO11
SOTB11
CSIM10
CSIC10
SOTB10
CSIM11
CSIC11
TCL51
WDTE
ALARMWM
ALARMWH
ALARMWW
Symbol
2. The reset value of WDTE is determined by setting of option byte.
−
−
−
−
−
−
−
For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0,
and is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
<RINT
<CSIE
<CSIE
<TMH
<TCE
50>
E1>
10>
11>
E>
7
0
−
−
−
−
−
0
−
−
−
0
0
0
0
0
−
0
−
−
CKS12 CKS11 CKS10
TRMD
TRMD
WM40
<RCL
OE2>
WW6
TMC
506
10
11
6
0
−
−
−
−
−
0
−
−
−
0
0
0
−
0
−
−
Table 3-10. Special Function Register List: 78K0/KC2-L (4/6)
SSE11
KRM5
WM20
WH20
<RCK
WW5
DIV>
Note
Note1
5
0
0
−
−
−
−
−
0
0
−
−
−
0
−
0
−
−
1
CKP10 DAP10 CKS102 CKS101 CKS100
CKP11 DAP11 CKS112 CKS111 CKS110
KRM4
DIR10
DIR11
WM10
WH10
WW4
Note
4
0
0
0
−
−
−
−
−
−
−
−
−
0
−
−
Bit No.
1
TMMD
KRM3
<LVS
WM8
WW3
WH8
50>
11
3
0
0
−
−
−
−
−
0
−
−
−
0
−
0
−
−
TCL512 TCL511 TCL510
TMMD
KRM2
<LVR
RMC1
WM4
WW2
ICT2
WH4
50>
10
2
−
−
−
−
−
0
−
−
−
0
−
−
−
<TOLE
NRZB1
KRM1
WW1
WM2
WH2
TMC
ICT1
V1>
501
−
−
−
−
−
−
−
−
1
0
0
−
−
−
<NRZ1>
KRM0
CSOT
CSOT
<TOE
<TOE
WW0
WM1
ICT0
WH1
N1>
50>
10
11
−
−
−
−
−
−
−
−
0
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R
−
−
−
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
1
√
√
√
√
√
−
−
−
−
−
√
√
−
−
−
√
√
−
√
−
−
−
−
−
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
9AH
Reset
1AH/
After
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
12H
00H
−
−
−
−
−
−
−
Note2
320
339
343
638
377
566
565
566
569
565
566
569
318
365
384
384
384
−
−
−
−
−
−
−
103