UPD78F0552MA-FAA-AX Renesas Electronics America, UPD78F0552MA-FAA-AX Datasheet - Page 111

• Manufacturer Part Number: UPD78F0552MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0552MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 16KB (16K x 8)
• Program Memory Type: FLASH
• Ram Size: 768 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

FF4CH to
FF4EH
FF4FH
FF50H
FF51H
FF52H
FF53H
FF54H
FF55H
FF56H
FF57H
FF58H
FF59H to
FF5FH
FF60H
FF61H
FF62H to
FF68H
FF69H
FF6AH
FF6BH
FF6CH
FF6DH
FF6EH to
FF7FH
FF80H
FF81H
FF82H
FF83H
FF84H
Address
78K0/Kx2-L
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
Note
Remark
ISC
ASIM6
ASIS6
ASIF6
CKSR6
BRGC6
ASICL6
AMP0M
AMP1M
TMHMD0
TCL50
TMC50
TMHMD1
TMCYC1
CSIM10
CSIC10
SOTB10
Symbol
These registers are incorporated only in products with operational amplifier.
−
−
−
−
−
−
−
Note
Note
For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0,
and is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
<SBRF6> <SBRT6> SBTT6 SBL62 SBL61
MP0E>
MP1E>
<POWE
MDL67 MDL66 MDL65 MDL64 MDL63 MDL62 MDL61 MDL60
<CSIE
<TMH
<TMH
<OPA
<OPA
<TCE
E0>
E1>
50>
10>
R6>
7
−
0
−
0
−
0
0
−
−
0
0
−
0
−
−
<TXE6> <RXE6>
<PGAE
CKS02 CKS01 CKS00
CKS12 CKS11 CKS10
TRMD
TMC
506
N>
10
6
−
0
−
0
−
0
0
−
0
−
0
0
−
0
−
−
Table 3-9. Special Function Register List: 78K0/KB2-L (3/5)
−
−
−
−
−
−
−
−
5
0
0
0
0
0
0
0
0
0
0
0
CKP10 DAP10 CKS102 CKS101 CKS100
DIR10
PS61
−
−
−
−
−
−
−
−
4
0
0
0
0
0
0
0
0
0
Bit No.
TPS63 TPS62 TPS61 TPS60
TMMD
TMMD
PS60
<LVS
50>
01
11
3
−
0
−
0
−
0
−
0
0
−
0
0
−
0
−
−
TCL502 TCL501 TCL500
SBL60
TMMD
TMMD
<LVR
RMC1
PE6
CL6
50>
00
10
−
−
−
−
−
−
−
−
2
0
0
0
0
0
TXBF6 TXSF6
<TOLE
<TOLE
NRZB1
AMP0
DIR6
ISC1
TMC
VG1
FE6
V0>
V1>
SL6
501
1
−
−
−
−
0
−
−
0
−
−
CSOT10
<TOEN
TXDLV6
<NRZ1>
ISRM6
OVE6
AMP0
<TOE
<TOE
ISC0
VG0
N1>
50>
0>
−
−
−
−
0
−
−
−
−
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
−
R
−
R
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
1
−
√
√
−
−
−
−
−
−
√
−
√
√
−
√
√
√
√
√
−
√
√
−
−
Simultaneously
Number of Bits
Manipulated
8
−
√
√
−
√
−
√
√
√
√
−
√
√
−
√
√
√
√
√
−
√
√
−
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Reset
After
FFH
00H
01H
00H
00H
00H
16H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
−
−
−
−
−
−
−
463
454
457
458
436
436
339
318
320
339
343
566
569
565
458
460
461
−
−
−
−
−
−
−
97