EP3SE50F780I3N Altera, EP3SE50F780I3N Datasheet - Page 162

• Manufacturer Part Number: EP3SE50F780I3N
• Description: Stratix III
• Manufacturer: Altera

Clock Networks in Stratix III Devices
6–12
Stratix III Device Handbook, Volume 1
RCLK6
RCLK7
RCLK8
RCLK9
RCLK10
RCLK11
RCLK12
RCLK13
RCLK14
RCLK15
RCLK16
RCLK17
RCLK18
RCLK19
RCLK20
RCLK21
CLK0
CLK1
CLK2
Table 6–6. Clock Input Pin Connectivity to Regional Clock Networks (Quadrant 4)
Table 6–7. Stratix III Device PLLs and PLL Clock Pin Drivers (Part 1 of 2)
Clock Resource
Dedicated Clock
(CLKp/n pins)
Input Pin
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
0
L1
v
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
1
Table 6–6
and RCLKs in device Quadrant 4. A given clock input pin can drive two
adjacent regional clock networks to create a dual-regional clock network.
Clock Input Connections to PLLs
Dedicated clock input pin connectivity to Stratix III device PLLs is shown
in
v
L2
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
v
v
v
2
Table
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
3
L3
6–7.
v
v
v
shows the connectivity between the dedicated clock input pins
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
4
L4
v
v
v
v
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
5
B1
—
—
—
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
6
CLK (p/n Pins)
B2
—
—
—
PLL Number
v
v
—
—
—
—
—
—
—
—
—
—
—
—
—
—
7
R1
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
8
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
9
R2
—
—
—
10
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
R3
—
—
—
11
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
12
R4
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Altera Corporation
November 2007
13
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
T1
—
—
—
14
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
T2
—
—
—
15
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—